CN112071899A - 半导体结构及其制造方法 - Google Patents
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Abstract
一种半导体结构及其制造方法，其结构包括第一掺杂类型的衬底、穿通区、第一注入区以及第二注入区，穿通区、第一注入区以及第二注入区为第二掺杂类型，穿通区上定义有沟槽区，沟槽区将衬底划分为多个芯片区；第一注入区和第二注入区均与穿通区相连通。第一注入区与衬底形成PN结，第二注入区与衬底也形成PN结，又由于第一注入区和第二注入区通过穿通区连通，因此，可以在衬底中形成PN结的各种器件，该器件可以根据电路设计的需要，选择在不同位置引出电极，从而加工成为不同功能的器件，具有很强的应用灵活性，由于前序工艺固定，不必要再多设计掩膜版或其他刻蚀步骤，因此，可以提高生产效率，也可以降低制造成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体结构及其制造方法。
背景技术
采用不同的掺杂工艺，通过扩散作用，将P型半导体与N型半导体制作在同一块半导体（通常是硅或锗）基片上，在它们的交界面就形成空间电荷区，称为PN结（PNjunction）。PN结具有单向导电性，是电子技术中许多器件所利用的特性，常用的器件例如半导体二极管、双极性晶体管的物质基础就是PN结。随着集成电路(IC)的发展，由于各个半导体器件(如晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。大多数情况下，这种集成密度的改进来自于最小特征尺寸的不断减小，这允许更多的部件集成到给定的区域。
随着各种大小智能家电的发展，半导体器件的使用场景越来越频繁，甚至需要将多个半导体器件集成在一个集成电路板中，不同的客户会有不同的电路设计，因此，需要具有不同功能的半导体器件以不同的封装方式集成在应用电路板中，而不同功能的半导体器件以及不同的封装方式都需要不同的加工或制作方式，导致制作成本较高。
因此，需要能够提供一种能够用于不同使用场景的半导体结构及其制作方法，使其可以根据电路设计的需要，可以加工成为不同功能的器件，从而提高效率，降低生产成本。
发明内容
本发明提供一种半导体结构及其制作方法，使得可以根据需求，快速加工成为具有不同功能的器件，提高生产效率，降低生产成本。
根据第一方面，一种实施例中提供一种半导体结构的制作方法，包括：
提供第一掺杂类型的衬底，所述衬底具有第一表面以及与所述第一表面相对的第二表面；
采用穿通工艺，对所述衬底进行穿通，形成穿通区，所述穿通区为第二掺杂类型，所述穿通区上定义有沟槽区，所述沟槽区将所述衬底划分为多个芯片区；
采用扩散工艺，在所述衬底的第一表面形成第一注入区，在所述第二表面形成第二注入区；所述第一注入区位于沿部分第一表面深入的衬底内部，所述第一注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通；所述第二注入区位于沿第二表面深入的衬底内部，所述第二注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通。
一些实施例中，还包括：采用扩散工艺，形成第三注入区，所述第三注入区位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通，所述第三注入区与所述穿通区的掺杂类型相同。
一些实施例中，还包括：
采用钝化工艺，在所述衬底表面进行钝化；
采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口；
在所述导电窗口上沉积金属层，形成电极。
一些实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第二注入区的表面以及第一表面中除过第一注入区的其余部分的表面，作为导出电极窗口；
一些实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第一注入区的表面以及第一表面中除过第一注入区的其余部分的表面，作为导出电极窗口。
一些实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第一注入区表面、所述第三注入区表面以及所述第一表面中除过第一注入区和第三注入区的其余部分的表面，作为导出电极窗口。
一些实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第二注入区表面、所述第三注入区表面以及所述第一表面中除过第一注入区和第三注入区的其余部分的表面，作为导出电极窗口。
一些实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第一注入区表面和所述第三注入区表面，作为导出电极窗口。
一些实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第二注入区表面和所述第三注入区表面，作为导出电极窗口。
一些实施例中，在所述导电窗口上沉积金属层，形成电极之后，还包括：
在定义的沟槽区进行切割，以分离各个芯片区。
根据第二方面，一实施例提供一种半导体结构，包括：
第一掺杂类型的衬底，所述衬底具有第一表面以及与所述第一表面相对的第二表面；
设置在所述衬底内部的穿通区，所述穿通区为第二掺杂类型，所述穿通区上定义有沟槽区，所述沟槽区将所述衬底划分为多个芯片区；
第一注入区，位于沿部分第一表面深入的衬底内部，所述第一注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通；
以及第二注入区，位于沿第二表面深入的衬底内部，所述第二注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通。
一些实施例中，还包括：第三注入区，位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通，所述第三注入区与所述穿通区的掺杂类型相同。
依据上述实施例的半导体结构的制作方法，由于在所述衬底的第一表面和第二表面的方向上分别具有第一注入区和第二注入区，其中，第一注入区与所述衬底可以形成PN结，所述第二注入区与所述衬底也可以形成PN结，又由于所述第一注入区和第二注入区通过穿通区连通，因此，可以在所述衬底中形成PN结的各种器件，该器件可以根据电路设计的需要，选择在不同位置引出电极，从而加工成为不同功能的器件，提高应用的灵活性，由于前序工艺固定，不必要再多设计掩膜版或其他刻蚀步骤，因此，可以提高生产效率，并降低制造成本。
附图说明
图1为本发明一实施例提供的半导体结构示意图；
图2-图4为本发明不同实施例提供的半导体器件结构示意图；
图5为本发明另一实施例提供的半导体结构示意图；
图6-图10为本发明不同实施例提供的半导体器件结构示意图；
图11和图12为本发明不同实施例提供的半导体器件制作方法流程图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
经分析可知，不同的半导体器件在进行封装时，需要根据不同的集成电路的需要来设计其封装结构，而不同的封装结构会影响到半导体器件的芯片设计结构，因此，在半导体器件的制作过程中需要根据每个客户所需要的半导体器件来重新设计制作工艺，特别是，在制作过程中，涉及到各种不同的光刻掩膜版的设计，这大大的增加了生产制作成本，并且，工艺的可重复性低，设计制作需要耗费时间和人力，也大大的降低了生产效率。
需要具有不同功能的半导体器件以不同的封装方式集成在应用电路板中，而不同功能的半导体器件以及不同的封装方式都需要不同的加工或制作方式，导致制作成本较高。
在本发明实施例中，提供了一种半导体结构及其制造方法，利用该方法所制造的半导体结构包括第一掺杂类型的衬底、穿通区、第一注入区以及第二注入区，穿通区、第一注入区以及第二注入区为第二掺杂类型，穿通区上定义有沟槽区，沟槽区将衬底划分为多个芯片区；第一注入区位于沿部分第一表面深入的衬底内部，且与穿通区相连通；以及第二注入区位于沿第二表面深入的衬底内部且与穿通区相连通。第一注入区与衬底形成PN结，第二注入区与衬底也形成PN结，又由于第一注入区和第二注入区通过穿通区连通，因此，可以在衬底中形成PN结的各种器件，该器件可以根据电路设计的需要，选择在不同位置引出电极，从而加工成为不同功能的器件，具有很强的应用灵活性，由于前序工艺固定，不必要再多设计掩膜版或其他刻蚀步骤，因此，可以提高生产效率，也可以降低制造成本。
实施例一
请参考图1，本实施例中提供一种半导体结构，包括：第一掺杂类型的衬底、穿通区、第一注入区以及第二注入区。
第一掺杂类型的衬底100具有第一表面101以及与所述第一表面101相对的第二表面102。
本实施例中，所述衬底100为硅衬底，在硅衬底中进行杂质掺杂，形成第一掺杂类型的衬底100。
所述第一掺杂类型可以是N型半导体掺杂，也可以是P型半导体掺杂。当为N型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质磷元素（或锑元素）；当为P型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质硼元素（或铟元素）。
本实施例中，所述衬底100为N型掺杂。
在一些实施例中，所述衬底100为P型掺杂。
设置在所述衬底内部的穿通区110为第二掺杂类型，所述穿通区110上定义有沟槽区（未图示），所述沟槽区将所述衬底100划分为多个芯片区。
第二掺杂类型可以是N型半导体掺杂，也可以是P型半导体掺杂。当为N型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质磷元素（或锑元素）；当为P型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质硼元素（或铟元素）。
需要说明的是，当第一掺杂类型为N型半导体掺杂时，所述第二掺杂类型需为P型半导体掺杂；当第一掺杂类型为P型半导体掺杂时，所述第二掺杂类型需为N型半导体掺杂。
本实施例中，所述穿通区110沿所述衬底100厚度上为P型掺杂穿通。
在一些实施例中，所述穿通区110沿所述衬底100厚度上为N型掺杂穿通。
如图1所示，第一注入区201位于沿部分第一表面101深入的衬底内部，所述第一注入区201与所述穿通区110的掺杂类型相同，且与所述穿通区110相连通。
第二注入区202位于沿第二表面102深入的衬底内部，所述第二注入区202与所述穿通区110的掺杂类型相同，且与所述穿通区110相连通。
由于本实施例中的第一注入区201为P型，与N型衬底100形成PN结，第二注入区202与衬底100也形成PN结，又由于第一注入区201和第二注入区202通过穿通区110连通，因此，形成一个PN结，该器件可以根据电路设计的需要，选择在不同位置引出电极，从而加工成为不同功能的器件，具有很强的应用灵活性，由于前序工艺固定，不必要再多设计掩膜版或其他刻蚀步骤，因此，可以提高生产效率，也可以降低制造成本。
参考图2，本实施例的PN结半导体结构，可以具有三处外接电极的位置，分别是第一电极位置301、第二电极位置302以及第三电极位置303，其中，第一电极位置301位于所述第一表面的除第一注入区201的其余部分表面；第二电极位置302位于第二注入区202表面，第三电极位置303位于第一注入区表面。
在一些实施例中，参考图3，所述第二注入区202表面具有金属层，所述第一表面101的其余部分表面具有金属层。
在一些实施例中，参考图4，所述第一注入区201表面具有金属层，所述第一表面的其余部分表面具有金属层。
本实施例中，还提供一种半导体结构的制作方法流程图，请结合参考图11，所述制作方法包括：
步骤1，提供第一掺杂类型的衬底，所述衬底具有第一表面以及与所述第一表面相对的第二表面。
本实施例中，所述衬底100为硅衬底，在硅衬底中进行杂质掺杂，形成第一掺杂类型的衬底100。
所述第一掺杂类型可以是N型半导体掺杂，也可以是P型半导体掺杂。当为N型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质磷元素（或锑元素）；当为P型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质硼元素（或铟元素）。
本实施例中，所述衬底100为N型掺杂。
在一些实施例中，所述衬底100为P型掺杂。
步骤2，采用穿通工艺，对所述衬底进行穿通，形成穿通区，所述穿通区为第二掺杂类型，所述穿通区上定义有沟槽区，所述沟槽区将所述衬底划分为多个芯片区。
第二掺杂类型可以是N型半导体掺杂，也可以是P型半导体掺杂。当为N型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质磷元素（或锑元素）；当为P型半导体掺杂时，所述衬底100中可以是掺入了少量的杂质硼元素（或铟元素）。
需要说明的是，当第一掺杂类型为N型半导体掺杂时，所述第二掺杂类型需为P型半导体掺杂；当第一掺杂类型为P型半导体掺杂时，所述第二掺杂类型需为N型半导体掺杂。
例如，采用穿通工艺在N型硅片上制作P型穿通区，所述穿通区还可以相当于穿通隔离层的作用。
本实施例中，所述穿通区110沿所述衬底100厚度上为P型掺杂穿通。
在一些实施例中，所述穿通区110沿所述衬底100厚度上为N型掺杂穿通。
步骤3，采用扩散工艺，在所述衬底的第一表面形成第一注入区，在所述第二表面形成第二注入区；所述第一注入区位于沿部分第一表面深入的衬底内部，所述第一注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通；所述第二注入区位于沿第二表面深入的衬底内部，所述第二注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通。
本实施例中，扩散工艺中的掩膜层材料为二氧化硅。
在所述衬底的两面用平面扩散方法制作P型层或N型层，形成PN结。
需要说明的是，所形成的PN结的尺寸及数量，可根据需要进行调整。
本实施例中，通过扩散工艺形成的PN结的结深可以是30-60um；扩散时间越长，结越深；扩散时间越长，电压越高。不同的电压产品，需要不同的扩散时间，可以根据具体产品的需要进行制作。
步骤4，采用钝化工艺，在所述衬底表面进行钝化。
本实施例中，钝化可以采用热氧化的方式，例如：氧+干氧或氢氧合成形成，也可以用Sipos（Semi-Insulating Polycrystalline Silicon，半绝缘多晶硅）沉积或氮化硅沉积，或Sipos+氮化硅，或Sipos+热氧化，或在以上钝化层的基础上再增加LTO（LowTemperature Oxidation，低温二氧化硅薄膜）。
本实施例中，当钝化层选用氧化层时，其厚度可以为12 kÅ -14kÅ，可根据工艺需要调整。
当钝化层选用Sipos时，其厚度可以为3 kÅ -23kÅ，可根据工艺需要调整。
当钝化层选用LTO时，其厚度可以为4 kÅ -8kÅ，可根据工艺需要调整。
当钝化层选用Si3N4（氮化硅），其厚度可以为700-1200 Å，可根据工艺需要调整。
步骤5，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口。
通过上述工艺之后，蚀刻露出导出电极窗口时，可以有多种刻蚀方法，以使得在不同位置处作为导出电极窗口，以形成功能不同的器件。
步骤6，在所述导电窗口上沉积金属层，形成电极。
例如，可以具有三处外接电极的位置，分别是第一电极位置301、第二电极位置302以及第三电极位置303，其中，第一电极位置301位于所述第一表面的除第一注入区201的其余部分表面；第二电极位置302位于第二注入区202表面，第三电极位置303位于第一注入区表面。
一些实施例中，金属层位于第一电极位置301和第三电极位置303。
一些实施例中，金属层位于第二电极位置302和第一电极位置301，这样可以适用于电路接线端在器件两端时的封装。
本实施例中，在所述导电窗口上沉积金属层，形成电极之后，还包括：
在定义的沟槽区进行切割，以分离各个芯片区。
在一些实施例中切割分离每个所述芯片区后，还可以对所述芯片区的侧面进行钝化，以保障器件功能的有效性。
实施例二
本实施例与实施例一的区别在于，所述结构还包括第三注入区，第三注入区位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通。其余部分与实施例相同，为避免文章冗余，本实施例仅针对区别部分进行详细介绍。
参考图5，本实施例中，所述结构中的还包括第三注入区203，其位于沿部分第一表面101深入的衬底100内部，与所述第一注入区201不连通，所述第三注入区203与所述穿通区110的掺杂类型相同。
由于本实施例中的第三注入区203为P型，与N型衬底100形成PN结，因此，形成一个PN结，该结构中具有两个PN结，为PNP结构或者NPN结构，根据电路设计的需要，选择在不同位置引出电极，可以加工成为不同功能的器件，例如可以是三极管或者双向TVS，或者可以作为二极管或者单向TVS使用，具有很强的应用灵活性，由于前序工艺固定，不必要再多设计掩膜版或其他刻蚀步骤，因此，可以提高生产效率，也可以降低制造成本。
请结合参考图6，本实施例的PN结半导体结构，可以具有四处外接电极的位置，分别是第一电极位置401、第二电极位置402、第三电极位置403以及第四电极位置404，其中，第一电极位置401位于第一注入区201表面，第二电极位置402位于所述第一表面中除过第一注入区和第三注入区的其余部分表面，第三电极位置403位于第三注入区203的表面，第四电极位置404位于第二注入区202的表面。
请结合参考图7，一些实施例中，所述第一注入区201表面具有金属层，所述第三注入区203表面具有金属层，所述第一表面101中除过第一注入区201和第三注入区203的其余部分表面具有金属层，即，金属层位于第一电极位置401以及第二电极位置402。
通过此种电极的接入方式，可以形成单向TVS也可以是整流二极管或者其他的PN结器件，并且，该器件的外接电极在同一面上，可以适用于直接贴装在PCB板上的封装形式。
请结合参考图8，一些实施例中，所述第二注入区202表面具有金属层，所述第三注入区203表面具有金属层，所述第一表面101中除过第一注入区201和第三注入区203的其余部分表面具有金属层，即，所述金属层位于第四电极位置404，第三电极位置403以及第二电极位置402。
通过此种电极的接入方式，可以形成PNP结构的器件，此PNP器件可以是三极管器件，此器件在封装时，适用于，电路接线端在器件两端时的封装。
请结合参考图9，一些实施例中，所述第一注入区201表面具有金属层，所述第三注入区203表面具有金属层，即，所述金属层位于第一电极位置401以及第三电极位置403。
通过此种电极接线方式，所形成的器件可以是双向的TVS器件，并且，该器件的外接电极在同一面上，可以适用于直接贴装在PCB板上的封装形。
参考图10，一些实施例中，所述第二注入区202表面具有金属层，所述第三注入区203表面具有金属层，即，所述金属层位于第四电极位置404，以及第三电极位置403。
通过此种电极接线方式，所形成的器件可以是双向的TVS器件，与上述图9对应的实施例中的器件可以是相同的，但是，本实施例中的器件的外接电极分别在两端，可以适用于电路接线端在器件两端时的封装。
参考图12，本实施例中还提供一种半导体结构的制作方法，其制作方法与实施例一中的制作方法区别在于，所述结构还包括采用扩散工艺，形成第三注入区，所述第三注入区位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通。其余部分与实施例一相同，为避免文章冗余，本实施例仅针对区别部分进行详细介绍。
步骤1，提供第一掺杂类型的衬底，所述衬底具有第一表面以及与所述第一表面相对的第二表面。
步骤2，采用穿通工艺，对所述衬底进行穿通，形成穿通区，所述穿通区为第二掺杂类型，所述穿通区上定义有沟槽区，所述沟槽区将所述衬底划分为多个芯片区。
步骤3，采用扩散工艺，在所述衬底的第一表面形成第一注入区，在所述第二表面形成第二注入区；所述第一注入区位于沿部分第一表面深入的衬底内部，所述第一注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通；所述第二注入区位于沿第二表面深入的衬底内部，所述第二注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通。
本实施例中，在步骤3和步骤4之间，还包括：
步骤31，采用扩散工艺，形成第三注入区，所述第三注入区位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通，所述第三注入区与所述穿通区的掺杂类型相同。
步骤4，采用钝化工艺，在所述衬底表面进行钝化。
步骤5，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口。
可以结合参考图6，本实施例中，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，所形成的半导体结构中，可以具有四处外接电极的位置，分别是第一电极位置401、第二电极位置402、第三电极位置403以及第四电极位置404，其中，第一电极位置401位于第一注入区201表面，第二电极位置402位于所述第一表面中除过第一注入区和第三注入区的其余部分表面，第三电极位置403位于第三注入区203的表面，第四电极位置404位于第二注入区202的表面。
步骤6，在所述导电窗口上沉积金属层，形成电极。
一些实施例中，通过刻蚀的方式，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，可以露出所述第一注入区表面、所述第三注入区表面以及所述第一表面中除过第一注入区和第三注入区的其余部分的表面，作为导出电极窗口。
一些实施例中，通过刻蚀的方式，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，可以露出所述第二注入区表面、所述第三注入区表面以及所述第一表面中除过第一注入区和第三注入区的其余部分的表面，作为导出电极窗口。
一些实施例中，通过刻蚀的方式，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，可以露出所述第一注入区表面和所述第三注入区表面，作为导出电极窗口。
一些实施例中，通过刻蚀的方式，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，可以露出所述第二注入区表面和所述第三注入区表面，作为导出电极窗口。
本实施例中，在所述导电窗口上沉积金属层，形成电极之后，还包括：
在定义的沟槽区进行切割，以分离各个芯片区，并对所述芯片区的侧面进行钝化，以保障器件功能的有效性。
本实施例中提供的该半导体结构及其制作方法可以根据电路设计的需要，选择在不同位置引出电极，从而加工成为不同功能的器件，提高应用的灵活性，由于前序工艺固定，不必要再多设计掩膜版或其他刻蚀步骤，因此，可以提高生产效率，并降低制造成本。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，包括：
提供第一掺杂类型的衬底，所述衬底具有第一表面以及与所述第一表面相对的第二表面；
采用穿通工艺，对所述衬底进行穿通，形成穿通区，所述穿通区为第二掺杂类型，所述穿通区上定义有沟槽区，所述沟槽区将所述衬底划分为多个芯片区；
采用扩散工艺，在所述衬底的第一表面形成第一注入区，在所述第二表面形成第二注入区；所述第一注入区位于沿部分第一表面深入的衬底内部，所述第一注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通；所述第二注入区位于沿第二表面深入的衬底内部，所述第二注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通。
2.如权利要求1所述的制作方法，其特征在于，还包括：采用扩散工艺，形成第三注入区，所述第三注入区位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通，所述第三注入区与所述穿通区的掺杂类型相同。
3.如权利要求2所述的制作方法，其特征在于，还包括：
采用钝化工艺，在所述衬底表面进行钝化；
采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口；
在所述导出电极窗口上沉积金属层，形成电极。
4.如权利要求3所述的制作方法，其特征在于，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第二注入区的表面以及第一表面中除过第一注入区的其余部分的表面，作为导出电极窗口；
或者，
蚀刻以露出所述第一注入区的表面以及第一表面中除过第一注入区的其余部分的表面，作为导出电极窗口。
5.如权利要求3所述的制作方法，其特征在于，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第一注入区表面、所述第三注入区表面以及所述第一表面中除过第一注入区和第三注入区的其余部分的表面，作为导出电极窗口。
6.如权利要求3所述的制作方法，其特征在于，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第二注入区表面、所述第三注入区表面以及所述第一表面中除过第一注入区和第三注入区的其余部分的表面，作为导出电极窗口。
7.如权利要求3所述的制作方法，其特征在于，采用光刻工艺，利用光阻做掩膜，并进行蚀刻，露出导出电极窗口，包括：
蚀刻以露出所述第一注入区表面和所述第三注入区表面，作为导出电极窗口；
或者，
蚀刻以露出所述第二注入区表面和所述第三注入区表面，作为导出电极窗口。
8.如权利要求3所述的制作方法，其特征在于，在所述导出电极窗口上沉积金属层，形成电极之后，还包括：
在定义的沟槽区进行切割，以分离各个芯片区。
9.一种半导体结构，其特征在于，包括：
第一掺杂类型的衬底，所述衬底具有第一表面以及与所述第一表面相对的第二表面；
设置在所述衬底内部的穿通区，所述穿通区为第二掺杂类型，所述穿通区上定义有沟槽区，所述沟槽区将所述衬底划分为多个芯片区；
第一注入区，位于沿部分第一表面深入的衬底内部，所述第一注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通；
以及第二注入区，位于沿第二表面深入的衬底内部，所述第二注入区与所述穿通区的掺杂类型相同，且与所述穿通区相连通。
10.如权利要求9所述的半导体结构，其特征在于，还包括：
第三注入区，位于沿部分第一表面深入的衬底内部，与所述第一注入区不连通，所述第三注入区与所述穿通区的掺杂类型相同。
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2020
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