CN112071802A - 晶圆键合工艺中预防空洞缺陷的方法及其装置 - Google Patents

晶圆键合工艺中预防空洞缺陷的方法及其装置 Download PDF

Info

Publication number
CN112071802A
CN112071802A CN202010895022.4A CN202010895022A CN112071802A CN 112071802 A CN112071802 A CN 112071802A CN 202010895022 A CN202010895022 A CN 202010895022A CN 112071802 A CN112071802 A CN 112071802A
Authority
CN
China
Prior art keywords
oxide
thickness
wafer
deposition
grinding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010895022.4A
Other languages
English (en)
Other versions
CN112071802B (zh
Inventor
熊凌昊
姬峰
陈昊瑜
王奇伟
彭翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202010895022.4A priority Critical patent/CN112071802B/zh
Publication of CN112071802A publication Critical patent/CN112071802A/zh
Application granted granted Critical
Publication of CN112071802B publication Critical patent/CN112071802B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明涉及一种晶圆键合工艺中预防空洞缺陷的方法及其装置，通过多次氧化物沉积、多次研磨，彻底消除突起特别是电性测试扎针产生的薄膜突起，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。

Description

晶圆键合工艺中预防空洞缺陷的方法及其装置
技术领域
本发明涉及半导体芯片技术领域，特别是涉及半导体晶圆键合工艺，具体涉及一种晶圆键合工艺中预防空洞缺陷的方法及其装置。
背景技术
随着半导体集成电路的集成度越来越高，芯片中晶体管的集成度逐渐达到上限，因此出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integratedcircuit，IC)被定义为一种***级集成结构，3D集成电路通过键合工艺实现多个芯片之间的垂直互连，增加了芯片的空间，提高了晶体管的集成度，同时还能提高集成电路的工作速度，降低集成电路的功耗。
但是，目前在晶圆键合工艺中由于工艺环境的影响，特别是电性测试扎针产生的薄膜突起导致的晶圆键合存在空洞缺陷，影响产品质量甚至导致大量的废品，因此需要对导致晶圆键合空洞缺陷的突起进行沉积氧化物的覆盖并进行研磨消除，为了解决现有技术晶圆键合空洞缺陷消除不彻底的问题。
发明内容
本发明要解决的技术问题是，如何彻底消除现有技术晶圆键合工艺中空洞缺陷的产生，提高晶圆产品质量及产能功效。
为了解决以上技术问题，本发明提供一种晶圆键合工艺中预防空洞缺陷的方法及其装置，通过多次氧化物沉积、多次研磨，即先沉积一定厚度的键合氧化物，经过氧化物研磨至较薄的厚度，使薄膜突起的高度最大限度地降低，再重复进行键合氧化物沉积，然后再次进行键合氧化物研磨至目标厚度，彻底消除突起特别是电性测试扎针产生的薄膜突起，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
为了达到上述目的，本发明提供一种晶圆键合工艺中预防空洞缺陷的方法，包括以下步骤：
步骤一、检测晶圆硅片表面凸起的高度并确定一个最大值H；
步骤二、在需要键合的晶圆硅片表面第一次沉积氧化物第一厚度δ1；
步骤三、将第一次沉积氧化物第一厚度δ1的晶圆硅片表面进行第一次研磨，研磨至氧化物第一余留厚度δ2，并再次检测到第一余留凸起高度h1；
步骤四、对经过研磨后的晶圆硅片表面进行第二次沉积形成氧化物第二厚度δ3；
步骤五、将经过第二次沉积后的晶圆硅片表面进行第二次研磨，研磨至氧化物第二余留厚度δ4，再次检测第二余留凸起高度h2；
步骤六、至少重复上述步骤二至步骤五的循环过程一次，直至晶圆硅片表面经检测经过n次氧化物沉积和相应n次研磨后的第n余留厚度δ2n与第n余留凸起高度hn的关系为δ2n≥hn。
进一步地，第一次沉积的积氧化物第一厚度δ1可以为凸起最大值H的15％--30％，第一次研磨至的氧化物第一余留厚度δ2可以为氧化物第一厚度δ1的30％-45％，再次检测的第一余留凸起高度h1＞δ2，第二次沉积形成的氧化物第二厚度δ3＞h1,第二次研磨后形成的氧化物第二次余留厚度δ4≥h2。
进一步地，检测晶圆硅片表面凸起的高度并确定一个最大值H＝11um，第一次沉积形成的氧化物第一厚度δ1＝2um，第一次研磨至氧化物第一余留厚度δ2＝0.7um，再次检测的第一余留凸起高度h1＝0.9um，第二次沉积形成的氧化物第二厚度δ3＝2um,第二次研磨后形成的氧化物第二次余留厚度δ4＝1.2um，检测第二余留凸起高度h2＝0.9um，δ4＞h2
进一步地，氧化物的沉积采取化学气相沉积法。
进一步地，检测采取切片检测法。
进一步地，本发明还涉及实现晶圆键合工艺中预防空洞缺陷方法的装置，包括：
检测装置，对晶圆硅片表面凸起进行检测；氧化物沉积装置，能够在晶圆硅片表面沉积一定厚度的氧化物；研磨装置，对晶圆硅片表面进行研磨；特别地包括控制***，设置通信接口分别与所述检测装置、氧化物沉积装置、研磨装置连接，通过内置能够执行本方法发明步骤的控制软件对检测装置、氧化物沉积装置、研磨装置传输指令进行控制。
进一步地，本装置发明中的通信接口包括有线接口和无线接口。
进一步地，本装置发明中的氧化物沉积装置为化学气相沉积装置。
通过本发明的方法以及实现该方法的装置，通过多次氧化物沉积、多次研磨，能够对在晶圆键合工艺中由于工艺环境的影响，特别是电性测试扎针产生的薄膜突起进行彻底消除，预防晶圆键合工艺中空洞的产生，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
附图说明
图1为本发明的晶圆键合工艺中预防空洞缺陷的方法逻辑步骤框图；
图2为本发明的晶圆键合工艺中预防空洞缺陷的方法实施例；
图3为本发明的晶圆键合工艺中预防空洞缺陷的装置示意图。
附图标记说明
01 晶圆硅片 02 凸起
03 氧化物 04 控制***
05 通信接口 06 检测装置
07 氧化物沉积装置 08 研磨装置
09 控制软件
具体实施方式
下面结合附图对本发明做详细说明。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。
参阅图1所示，为本发明的一种晶圆键合工艺中预防空洞缺陷的方法逻辑步骤框图，包括的步骤如下：
步骤一、检测晶圆硅片01表面凸起02的高度并确定一个最大值H；
步骤二、在需要键合的晶圆硅片表面第一次沉积氧化物03第一厚度δ1；
步骤三、将第一次沉积氧化物第一厚度δ1的晶圆硅片表面进行第一次研磨，研磨至氧化物第一余留厚度δ2，并再次检测到第一余留凸起高度h1；
步骤四、对经过研磨后的晶圆硅片表面进行第二次沉积形成氧化物第二厚度δ3；
步骤五、将经过第二次沉积后的晶圆硅片表面进行第二次研磨，研磨至氧化物第二余留厚度δ4，再次检测第二余留凸起高度h2；
步骤六、至少重复上述步骤二至步骤五的循环过程一次，直至晶圆硅片表面经检测经过n次氧化物沉积和相应n次研磨后的第n余留厚度δ2n与第n余留凸起高度hn的关系为δ2n≥hn。
需要说明的是，上述步骤中的n，可以根据凸起的高度大小自由设计，可以为2次，如果凸起比较大且难以消除，可以适当放大n的次数，可以为3次、4次等等，不过是消除过程时间和成本都增加一点，但基本原理是最后的凸起高度被研磨后沉积氧化物的高度所掩盖，在两个晶圆硅片键合过程中不存在表面的凸起对另一个晶圆硅片表面造成空洞，当然，凡是需要键合的晶圆硅片表面都需要按照本发明的方法进行处理，这样才能避免键合过程中空洞的产生，彻底消除隐患，只对其中一个面进行处理还不够；
下面结合图2通过实施例对本发明的晶圆键合工艺中预防空洞缺陷的方法作进一步说明，图2展示了本发明的1个基本步骤循环，步骤二---步骤五，首先是对需要键合的晶圆硅片表面进行凸起高度的检测，检测可以采取电镜扫描、激光扫描的各种现有手段进行，通过检测获得最大凸起值，这个数值可以作为特定工厂或者时间段的标准值存储并定期矫正，然后根据需要看希望通过多少次沉积和研磨才能将该最大凸起掩盖消除，一般可以考虑2次，当然不排除4次或者5次，本实施例考虑的是2次进行掩盖消除的方式，通过第二次沉积，然后第二次研磨，最好使得经过研磨的凸起高度完全被研磨后的氧化物沉积层所掩埋，这样键合过程就不会因为凸起而形成影响产品质量的空洞。
根据数据统计分析，第一次沉积的积氧化物第一厚度δ1为凸起最大值H的15％--30％，第一次研磨至的氧化物第一余留厚度δ2为氧化物第一厚度δ1的30％-45％，再次检测的第一余留凸起高度h1＞δ2，第二次沉积形成的氧化物第二厚度δ3＞h1,第二次研磨后形成的氧化物第二次余留厚度δ4≥h2。
更具体地进行说明，如果检测晶圆硅片表面凸起的高度并确定一个最大值H＝11um，那么第一次沉积形成的氧化物第一厚度δ1＝2um，第一次研磨至氧化物第一余留厚度δ2＝0.7um，再次检测的第一余留凸起高度h1＝0.9um，第二次沉积形成的氧化物第二厚度δ3＝2um,第二次研磨后形成的氧化物第二次余留厚度δ4＝1.2um，检测第二余留凸起高度h2＝0.9um，δ4＞h2
氧化物的沉积可以考虑采取比较成熟的化学气相沉积法；扫描的手段现有技术很多，比较高精度的可以考虑采取电镜扫描。
参阅图3，本发明还涉及一种实现晶圆键合工艺中预防空洞缺陷方法的装置，包括：
检测装置06，用于对晶圆硅片01表面凸起02进行检测并识别出最大值；氧化物沉积装置07，用于能够在晶圆硅片表面沉积一定厚度的氧化物03；研磨装置08，用于对晶圆硅片01表面进行研磨；核心的是包括一个控制***04，设置有通信接口05分别与所述检测装置06、氧化物沉积装置07、研磨装置08连接，通过内置能够执行本方法发明中的步骤的控制软件09对检测装置06、氧化物沉积装置07、研磨装置08传输指令进行控制。
本装置关键是对控制***04进行特有设计，其中最主要的是嵌入一个软件，可以是可编程控制器(PLC)，该控制器能够执行本发明的步骤一至步骤六，当然步骤参数可以随时进行调整，比如根据凸起高度，设置不同的沉积和研磨次数、每次沉积和研磨的厚度等等，其中含有标准数据库和实时检测数据的比较分析模块，此不赘述。
如图3所示，本装置中通信接口可以包括有线接口，也可以根据需要设置成无线接口，氧化物沉积装置可以考虑为比较成熟的化学气相沉积装置等等，此不赘述。
结合上述具体实施例，进一步说明本发明提供的晶圆键合工艺中预防空洞缺陷的方法及其装置所达到的技术效果。通过本发明的方法以及实现该方法的装置，通过多次氧化物沉积、多次研磨，能够对在晶圆键合工艺中由于工艺环境的影响，特别是电性测试扎针产生的薄膜突起进行彻底消除，预防晶圆键合工艺中空洞的产生，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种晶圆键合工艺中预防空洞缺陷的方法，包括以下步骤：
步骤一、检测晶圆硅片(01)表面凸起(02)的高度并确定一个最大值H；
步骤二、在需要键合的晶圆硅片表面第一次沉积氧化物(03)第一厚度δ1；
步骤三、将第一次沉积氧化物第一厚度δ1的晶圆硅片表面进行第一次研磨，研磨至氧化物第一余留厚度δ2，并再次检测到第一余留凸起高度h1；
步骤四、对经过研磨后的晶圆硅片表面进行第二次沉积形成氧化物第二厚度δ3；
步骤五、将经过第二次沉积后的晶圆硅片表面进行第二次研磨，研磨至氧化物第二余留厚度δ4，再次检测第二余留凸起高度h2；
步骤六、至少重复上述步骤二至步骤五的循环过程一次，直至晶圆硅片表面经检测经过n次氧化物沉积和相应n次研磨后的第n余留厚度δ2n与第n余留凸起高度hn的关系为δ2n≥hn。
2.根据权利要求1所述的晶圆键合工艺中预防空洞缺陷的方法，其特征在于，所述第一次沉积的积氧化物第一厚度δ1为凸起最大值H的15％--30％，第一次研磨至的氧化物第一余留厚度δ2为氧化物第一厚度δ1的30％-45％，再次检测的第一余留凸起高度h1＞δ2，第二次沉积形成的氧化物第二厚度δ3＞h1,第二次研磨后形成的氧化物第二次余留厚度δ4≥h2。
3.根据权利要求2所述的晶圆键合工艺中预防空洞缺陷的方法，其特征在于，检测晶圆硅片表面凸起的高度并确定一个最大值H＝11um，所述第一次沉积形成的氧化物第一厚度δ1＝2um，第一次研磨至氧化物第一余留厚度δ2＝0.7um，再次检测的第一余留凸起高度h1＝0.9um，第二次沉积形成的氧化物第二厚度δ3＝2um,第二次研磨后形成的氧化物第二次余留厚度δ4＝1.2um，检测第二余留凸起高度h2＝0.9um，δ4＞h2。
4.根据权利要求1-3之一所述的晶圆键合工艺中预防空洞缺陷的方法，其特征在于，所述氧化物的沉积采取化学气相沉积法。
5.根据权利要求1-3之一所述的晶圆键合工艺中预防空洞缺陷的方法，其特征在于，所述检测方法为切片检测法。
6.一种实现晶圆键合工艺中预防空洞缺陷方法的装置，包括：
检测装置(06)，对晶圆硅片(01)表面凸起(02)进行检测；
氧化物沉积装置(07)，能够在晶圆硅片表面沉积一定厚度的氧化物(03)；
研磨装置(08)，对晶圆硅片(01)表面进行研磨；
控制***(04)，设置通信接口(05)分别与所述检测装置(06)、氧化物沉积装置(07)、研磨装置(08)连接，通过内置能够执行所述权利要求1步骤的控制软件(09)对所述检测装置(06)、氧化物沉积装置(07)、研磨装置(08)传输指令进行控制。
7.根据权利要求6所述的实现晶圆键合工艺中预防空洞缺陷方法的装置，其特征在于，所述通信接口包括有线接口和无线接口。
8.根据权利要求6所述的实现晶圆键合工艺中预防空洞缺陷方法的装置，其特征在于，所述氧化物沉积装置为化学气相沉积装置。
CN202010895022.4A 2020-08-31 2020-08-31 晶圆键合工艺中预防空洞缺陷的方法及其装置 Active CN112071802B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010895022.4A CN112071802B (zh) 2020-08-31 2020-08-31 晶圆键合工艺中预防空洞缺陷的方法及其装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010895022.4A CN112071802B (zh) 2020-08-31 2020-08-31 晶圆键合工艺中预防空洞缺陷的方法及其装置

Publications (2)

Publication Number Publication Date
CN112071802A true CN112071802A (zh) 2020-12-11
CN112071802B CN112071802B (zh) 2023-08-11

Family

ID=73664954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010895022.4A Active CN112071802B (zh) 2020-08-31 2020-08-31 晶圆键合工艺中预防空洞缺陷的方法及其装置

Country Status (1)

Country Link
CN (1) CN112071802B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635337A (zh) * 2020-12-16 2021-04-09 上海华力集成电路制造有限公司 降低超薄堆栈式技术产品键合气泡的方法
CN116013777A (zh) * 2023-03-27 2023-04-25 成都功成半导体有限公司 一种SiC晶圆自动键合热氧生长方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689895A (ja) * 1992-09-08 1994-03-29 Fuji Electric Co Ltd 平坦化方法
CN1823405A (zh) * 2003-03-14 2006-08-23 兰姆研究有限公司 改良的局部双道金属镶嵌平坦化***、方法与设备
CN103871870A (zh) * 2014-02-28 2014-06-18 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
US20170040285A1 (en) * 2015-08-07 2017-02-09 Stmicroelectronics (Crolles 2) Sas Wafer planarization method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0689895A (ja) * 1992-09-08 1994-03-29 Fuji Electric Co Ltd 平坦化方法
CN1823405A (zh) * 2003-03-14 2006-08-23 兰姆研究有限公司 改良的局部双道金属镶嵌平坦化***、方法与设备
CN103871870A (zh) * 2014-02-28 2014-06-18 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
US20170040285A1 (en) * 2015-08-07 2017-02-09 Stmicroelectronics (Crolles 2) Sas Wafer planarization method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635337A (zh) * 2020-12-16 2021-04-09 上海华力集成电路制造有限公司 降低超薄堆栈式技术产品键合气泡的方法
CN116013777A (zh) * 2023-03-27 2023-04-25 成都功成半导体有限公司 一种SiC晶圆自动键合热氧生长方法
CN116013777B (zh) * 2023-03-27 2023-06-06 成都功成半导体有限公司 一种SiC晶圆自动键合热氧生长方法

Also Published As

Publication number Publication date
CN112071802B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
CN112071802A (zh) 晶圆键合工艺中预防空洞缺陷的方法及其装置
JPH09106968A (ja) 集積回路チップのエッジを正確に画定する方法
CN103871870B (zh) 一种去除晶圆键合边缘缺陷的方法
CN105140171A (zh) 一种绝缘体上材料的制备方法
CN102063063B (zh) 半导体制造方法及***
CN1294410A (zh) 半导体制造设备
CN103344660B (zh) 一种按照电路图形进行缺陷检测的电子显微镜分析方法
CN103474395A (zh) 一种tsv平坦化方法
CN106444365A (zh) 晶圆刻蚀的控制方法及晶圆制造方法
CA1205576A (en) Method of manufacturing an integrated circuit device
CN108899268B (zh) 一种改善晶圆键合工艺气泡表现的预处理方法
CN103698855B (zh) 自对准硅基光纤夹具及制造方法
CN100539119C (zh) 测试基体、测试基体掩膜及测试基体的形成方法
WO2020052584A1 (zh) 一种硅片级封装划片槽的设计方法
CN103995439A (zh) 一种在线确定光刻工艺窗口的方法
KR100441324B1 (ko) 반도체 기판내의 전자 회로 구조 제조 및 검사 방법
CN110190025A (zh) 一种单层硅衬底的通孔刻蚀方法
CN109273472A (zh) Bsi图像传感器及其形成方法
CN103187402B (zh) 测试结构及其形成方法、冲洗工艺的冲洗时间判定方法
CN100353518C (zh) 浅沟槽隔离工艺中化学机械抛光工艺窗口确定方法
CN113506815B (zh) 一种用于改善堆栈式图像传感器键合缺陷的工艺方法
CN103500718A (zh) 监控集成电路制造中离子注入工艺的方法
CN103698856B (zh) 硅基光纤夹具及制造方法
CN113808934B (zh) 一种cmp优化方法
EP4210093A1 (en) Preparation method for through silicon via structure, and through silicon via structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant