CN112054057A - 半导体器件 - Google Patents

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柳廷昊
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Abstract

一种半导体器件包括：衬底；位于所述衬底上的器件隔离层，所述器件隔离层限定第一有源图案；位于所述第一有源图案上的成对的第一源极/漏极图案，所述成对的第一源极/漏极图案在第一方向上彼此间隔开，并且所述成对的第一源极/漏极图案中的每个第一源极/漏极图案在所述第一方向上具有最大第一宽度；位于所述成对的第一源极/漏极图案之间的第一沟道图案；位于所述第一沟道图案上并在与所述第一方向相交的第二方向上延伸的栅电极；以及位于所述第一有源图案中的第一非晶区，所述第一非晶区位于所述成对的第一源极/漏极图案中的至少一个第一源极/漏极图案下方，并且所述第一非晶区在所述第一方向上具有小于所述最大第一宽度的最大第二宽度。

Description

半导体器件
相关申请的交叉引用
通过引用的方式将于2019年6月7日在韩国知识产权局提交的题为“Semiconductor Device”(半导体器件)的韩国专利申请No.10-2019-0067504的全部内容合并于此。
技术领域
本公开涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件可以包括具有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越小。然而，MOSFET的尺寸减小可能使半导体器件的操作特性劣化。因此，已经进行了各种研究以制造具有优异的性能同时克服由于半导体器件的高度集成而导致的局限的半导体器件。
发明内容
根据一些示例实施例，一种半导体器件可以包括：衬底；器件隔离层，所述器件隔离层位于所述衬底上，所述器件隔离层限定第一有源图案；成对的第一源极/漏极图案，所述成对的第一源极/漏极图案位于所述第一有源图案上，所述成对的第一源极/漏极图案在第一方向上彼此间隔开，并且所述成对的第一源极/漏极图案中的每个第一源极/漏极图案在所述第一方向上具有最大第一宽度；第一沟道图案，所述第一沟道图案位于所述成对的第一源极/漏极图案之间；栅电极，所述栅电极位于所述第一沟道图案上，并在与所述第一方向相交的第二方向上延伸；以及第一非晶区，所述第一非晶区位于所述第一有源图案中，所述第一非晶区位于所述成对的第一源极/漏极图案中的至少一个第一源极/漏极图案下方，并且所述第一非晶区在所述第一方向上具有最大第二宽度，所述最大第二宽度小于所述最大第一宽度。
根据一些示例实施例，一种半导体器件可以包括：衬底；器件隔离层，所述器件隔离层位于所述衬底上，所述器件隔离层限定有源图案，并且所述有源图案沿第一方向延伸；沟道图案，所述沟道图案位于所述有源图案上，所述沟道图案的顶表面高于所述器件隔离层的顶表面；源极/漏极图案，所述源极/漏极图案位于所述有源图案上，所述源极/漏极图案包括在所述第一方向上具有最大第一宽度的区域，并且所述源极/漏极图案与所述沟道图案直接接触；栅电极，所述栅电极位于所述沟道图案上，并且在与所述第一方向相交的第二方向上延伸；以及非晶区，所述非晶区位于所述有源图案中，所述非晶区位于所述源极/漏极图案下方。
根据一些示例实施例，一种半导体器件可以包括：衬底；器件隔离层，所述器件隔离层位于所述衬底上并限定有源图案，并且所述有源图案的上部部分竖直地突出超出所述器件隔离层；成对的源极/漏极图案，所述成对的源极/漏极图案位于所述有源图案的上部部分上，所述成对的源极/漏极图案在第一方向上彼此间隔开；沟道图案，所述沟道图案位于所述成对的源极/漏极图案之间；栅电极，所述栅电极位于所述沟道图案的顶表面和相对的侧壁上，所述栅电极在与所述第一方向相交的第二方向上延伸；栅极介电层，所述栅极介电层位于所述沟道图案与所述栅电极之间，所述栅极介电层覆盖所述沟道图案的所述顶表面和所述相对的侧壁；有源接触，所述有源接触电连接到至少一个源极/漏极图案。所述有源图案可以包括位于所述至少一个源极/漏极图案下方的非晶区。第一宽度可以被设定为所述至少一个源极/漏极图案在所述第一方向上的最大宽度。第二宽度可以设定为所述非晶区在所述第一方向上的最大宽度。所述第二宽度可以小于所述第一宽度。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：
图1示出了根据一些示例实施例的半导体器件的俯视图。
图2A、图2B、图2C和图2D分别示出了沿图1中的线A-A’、B-B’、C-C’和D-D’截取的截面图。
图3、图5、图7、图9、图11和图13示出了根据一些示例实施例的制造半导体器件的方法中的各阶段的俯视图。
图4、图6A、图8A、图10A、图12A和图14A分别示出了沿图3、图5、图7、图9、图11和图13中的线A-A’截取的截面图。
图6B、图8B、图10B、图12B和图14B分别示出了沿图5、图7、图9、图11和图13中的线B-B’截取的截面图。
图6C、图8C、图10C、图12C和图14C分别示出了沿图5、图7、图9、图11和图13中的线C-C’截取的截面图。
图6D、图8D、图10D、图12D和图14D分别示出了沿图5、图7、图9、图11和图13中的线D-D’截取的截面图。
图15示出了根据一些示例实施例的半导体器件的与图1中的线A-A’对应的截面图。
图16A、图16B、图16C和图16D分别示出了沿图1中的线A-A’、B-B’、C-C’和D-D’截取的截面图，示出了根据本发明构思的一些示例实施例的半导体器件。
具体实施方式
图1示出了示出根据一些示例实施例的半导体器件的俯视图。图2A、图2B、图2C和图2D分别示出了沿图1中的线A-A’、B-B’、C-C’和D-D’截取的截面图。
参照图1以及图2A至图2D，可以提供具有第一有源区NR和第二有源区PR的衬底100。衬底100可以是包括例如硅、锗、硅锗等的化合物半导体衬底或半导体衬底。例如，衬底100可以是硅衬底。
在某些实施例中，第一有源区NR可以是NMOSFET区，第二有源区PR可以是PMOSFET区。第一有源区NR和第二有源区PR可以包括在逻辑单元区中，在该逻辑单元区中设置有逻辑晶体管以构成半导体器件的逻辑电路。例如，构成逻辑电路的逻辑晶体管可以设置在衬底100的逻辑单元区上。第一有源区NR和第二有源区PR可以包括这些逻辑晶体管中的一个或更多个逻辑晶体管。
可以由形成在衬底100的上部部分上的第二沟槽TR2来限定第一有源区NR和第二有源区PR。如图2C和图2D所示，第二沟槽TR2可以位于第一有源区NR与第二有源区PR之间。第一有源区NR和第二有源区PR可以隔着第二沟槽TR2在第一方向D1上彼此间隔开。第一有源区NR和第二有源区PR均可以在与第一方向D1相交的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别设置在第一有源区NR和第二有源区PR上。第一有源图案AP1和第二有源图案AP2可以沿第二方向D2延伸。第一有源图案AP1和第二有源图案AP2可以是衬底100的竖直地突出的部分。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅，例如，第二沟槽TR2可以比第一沟槽TR1深，以使衬底100的底部与第二沟槽TR2的底部之间的距离小于衬底100的底部与第一沟槽TR1的底部之间的距离。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括例如氧化硅层。第一有源图案AP1的上部部分和第二有源图案AP2的上部部分可以例如沿着第三方向D3竖直地突出超过器件隔离层ST(例如，竖直地突出到器件隔离层ST的上方)(参见图2C)。第一有源图案AP1的上部部分和第二有源图案AP2的上部部分可以具有鳍形。器件隔离层ST可以不覆盖第一有源图案AP1的上部部分和第二有源图案AP2的上部部分。器件隔离层ST可以覆盖第一有源图案AP1的下侧壁和第二有源图案AP2的下侧壁。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部部分上。第一凹部RS1可以形成在每个第一有源图案AP1的上部部分上，并且第一源极/漏极图案SD1可以相应地填充第一凹部RS1(图2A)。第一源极/漏极图案SD1可以是具有第一导电类型(例如，n型)的杂质区。第一源极/漏极图案SD1可以包括第一导电类型杂质(例如，磷(P))。第一沟道图案CH1可以***在成对的第一源极/漏极图案SD1之间。
第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部部分上。第二凹部RS2可以形成在每个第二有源图案AP2的上部部分上，并且第二源极/漏极图案SD2可以相应地填充第二凹部RS2(图2B)。第二源极/漏极图案SD2可以是具有第二导电类型(例如，p型)的杂质区。第二源极/漏极图案SD2可以包括第二导电类型杂质(例如，硼(B))。第二沟道图案CH2可以***在成对的第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。第一源极/漏极图案SD1的顶表面和第二源极/漏极图案SD2的顶表面可以位于比第一沟道图案CH1的顶表面和第二沟道图案CH2的顶表面高的水平高度。例如，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。例如，第二源极/漏极图案SD2可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，第二源极/漏极图案SD2可以向第二沟道图案CH2提供压应力(compressivestress)。
第一沟道图案CH1和第二沟道图案CH2可以设置在比器件隔离层ST高的水平高度。例如，第一沟道图案CH1的顶表面CH1t可以高于器件隔离层ST的顶表面STt(图2C)。第二沟道图案CH2的顶表面CH2t可以高于器件隔离层ST的顶表面STt(图2C)。根据一些示例实施例，第一沟道图案CH1和第二沟道图案CH2可以在器件隔离层ST上具有三维结构，因此可以实现三维晶体管(3D FET)。
如图2A和图2D所示，第一有源图案AP1可以包括位于对应的第一源极/漏极图案SD1下方的第一非晶区AR1。第一非晶区AR1可以与第一源极/漏极图案SD1的底表面BS直接接触。第一非晶区AR1的顶表面TS可以与第一源极/漏极图案SD1的底表面BS直接接触(参见图2D)。第一非晶区AR1可以从第一源极/漏极图案SD1的底表面BS朝向衬底100的底表面延伸。第一非晶区AR1可以与第一源极/漏极图案SD1竖直交叠。
第一非晶区AR1可以被严格限制在第一源极/漏极图案SD1的底表面BS上。第一非晶区AR1可以不延伸到第一源极/漏极图案SD1的侧壁SDW上(例如，图2D)。例如，第一非晶区AR1可以形成在第一源极/漏极图案SD1的底部，使得第一沟道图案CH1可以与第一源极/漏极图案SD1的侧壁SDW(例如，大部分侧壁)直接接触(图2A)。例如，如图2A所示，第一非晶区AR1可以集中在第一源极/漏极图案SD1的底部，使得第一源极/漏极图案SD1可以沿第二方向D2延伸超出第一非晶区AR1的边缘，例如，第一源极/漏极图案SD1的侧部(例如，侧壁)可以沿第二方向D2伸出第一非晶区AR1的边缘。
第一宽度W1可以被定义为第一源极/漏极图案SD1在第二方向D2上的最大宽度。第二宽度W2可以被定义为第一非晶区AR1在第二方向D2上的最大宽度。第二宽度W2可以小于第一宽度W1。例如，如图2A和图2D所示，第一源极/漏极图案SD1在第一方向D1和第二方向D2中的每个方向上的最大宽度可以大于第一非晶区AR1在第一方向D1和第二方向D2中的每个方向上的最大宽度。第一厚度L1可以被定义为第一非晶区AR1在第三方向D3上的最大厚度。
第一源极/漏极图案SD1在其区域MRG上可以具有在第二方向D2上的最大宽度W1。换句话说，如图2A所示，第一源极/漏极图案SD1可以包括位于***在第一源极/漏极图案SD1中的有源接触AC正下方的区域MRG(例如，第一源极/漏极图案SD1中的示例性虚线矩形)，使得区域MRG可以是第一源极/漏极图案SD1的在第二方向D2上具有最大宽度W1的区域，例如，区域MRG的在第二方向D2上彼此间隔开的面对的侧壁可以基本上垂直于衬底100的底部，以保持面对的侧壁之间的基本恒定的最大宽度W1。第一非晶区AR1可以不包括在第一沟道图案CH1与第一源极/漏极图案SD1的区域MRG之间的区域中，例如，第一沟道图案CH1可以与第一源极/漏极图案SD1的区域MRG直接接触。
第一非晶区AR1可以具有在第一方向D1上彼此相对并且例如彼此间隔开的第一侧壁SWl和第二侧壁SW2(参见图2D)。第一侧壁SW1和第二侧壁SW2可以与第一有源图案AP1在第一方向D1上相对的侧壁相应地对准。第一侧壁SW1和第二侧壁SW2可以被器件隔离层ST覆盖。例如，介电材料可以覆盖第一侧壁SW1和第二侧壁SW2。第一源极/漏极图案SD1可以与第一侧壁SW1和第二侧壁SW2间隔开，例如，第一源极/漏极图案SD1可以与第一非晶区AR1的顶表面TS直接接触而不与第一侧壁SW1和第二侧壁SW2直接接触。
第一非晶区AR1可以包括非晶半导体材料。第一非晶区AR1可以包括与第一有源图案AP1相同的半导体材料，例如，第一非晶区AR1和第一有源图案AP1可以包括具有不同结晶状态(即，不同结构)的相同的半导体材料。即，虽然第一非晶区AR1可以包括非晶半导体材料，但是第一有源图案AP1的半导体材料可以不是非晶的而可以是单晶的。例如，第一有源图案AP1可以包括单晶硅，第一源极/漏极图案SD1可以包括单晶硅，而第一非晶区AR1可以包括非晶硅。
第一非晶区ARl可以包括第一掺杂剂，例如，As、Ge、P、C、Si、N及它们的组合中的至少一种。例如，第一掺杂剂可以是砷(As)。包含在第一非晶区AR1中(例如，包含在第一非晶区AR1内)的第一掺杂剂的浓度的范围可以为约1E19/cm3至约1E22/cm3。
围绕第一非晶区ARl的第一掺杂剂(例如，邻近第一非晶区ARl但在第一非晶区ARl外部的第一掺杂剂)可以具有极低的浓度。即，包含在第一非晶区AR1中的第一掺杂剂几乎不会扩散到第一非晶区AR1周围(例如，第一非晶区AR1外部)。例如，包含在第一源极/漏极图案SD1中的第一掺杂剂的浓度可以小于1E16/cm3。包含在第一非晶区AR1下方的第一有源图案AP1中的第一掺杂剂的浓度可以小于1E16/cm3。
第二有源图案AP2可以包括分别位于对应的第二源极/漏极图案SD2下方的第二非晶区AR2。在下面的描述中，将省略对先前讨论的关于第一非晶区AR1的说明以避免重复。
第三宽度W3可以被定义为第二源极/漏极图案SD2在第二方向D2上的最大宽度。第四宽度W4可以被定义为第二非晶区AR2在第二方向D2上的最大宽度。第四宽度W4可以小于第三宽度W3。例如，如图2B和图2D所示，在第一方向D1和第二方向D2中的每个方向上，第二源极/漏极图案SD2的最大宽度可以大于第二非晶区AR2的最大宽度。第二厚度L2可以被定义为第二非晶区AR2在第三方向D3上的最大厚度。
第二非晶区AR2的第四宽度W4可以与第一非晶区AR1的第二宽度W2相同或不同。例如，第二非晶区AR2的第四宽度W4可以大于第一非晶区AR1的第二宽度W2。第二非晶区AR2的第二厚度L2可以与第一非晶区AR1的第一厚度L1相同或不同。
第二非晶区AR2可以包括非晶半导体材料。第二非晶区AR2可以包括与第二有源图案AP2相同的半导体材料。第二有源图案AP2的半导体材料可以不是非晶的而可以是单晶的。例如，第二有源图案AP2可以包括单晶硅，第二源极/漏极图案SD2可以包括单晶硅锗，第二非晶区AR2可以包括非晶硅。
第二非晶区AR2可以包括第二掺杂剂。第二掺杂剂可以与第一非晶区AR1的第一掺杂剂相同或不同。第二掺杂剂可以是例如Ge、C、N及它们的组合中的至少一种。包含在第二非晶区AR2中的第二掺杂剂的浓度的范围可以为约1E19/cm3至约1E22/cm3。在第二非晶区AR2周围(例如，邻近第二非晶区AR2但在第二非晶区AR2外部)的第二掺杂剂可以具有极低的浓度。包含在第二非晶区AR2中的第二掺杂剂几乎不会扩散到第二非晶区AR2周围。
栅电极GE可以设置为沿第一方向D1延伸并跨过第一有源图案AP1和第二有源图案AP2。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直交叠。每个栅电极GE可以设置在第一沟道图案CH1和第二沟道图案CH2中的每一者的顶表面和相对的侧壁上(参见图2C)。例如，栅电极GE可以包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一种或更多种。
如图1所示，一对栅极间隔物GS可以设置在每个栅电极GE的相对的侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。如图2A所示，栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与将在下面对此进行讨论的第一层间介电层110的顶表面共面。例如，栅极间隔物GS可以包括例如SiCN、SiCON和SiN中的一种或更多种。在另一示例中，栅极间隔物GS可以包括由例如SiCN、SiCON和SiN中的两种以上组成的多层。
如图2A和图2B所示，可以在每个栅电极GE上设置栅极遮盖图案GP。栅极遮盖图案GP可以沿着栅电极GE的例如整个顶表面在第一方向D1上延伸。栅极遮盖图案GP可以包括相对于将在下面对此进行讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极遮盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
栅极介电层GI可以***在栅电极GE与第一有源图案AP1之间，以及栅电极GE与第二有源图案AP2之间。栅极介电层GI可以沿着栅电极GE的底表面并且沿着栅电极GE的侧壁延伸。例如，如图2C所示，栅极介电层GI可以覆盖第一沟道图案CH1的顶表面和相对的侧壁。栅极介电层GI可以覆盖第二沟道图案CH2的顶表面和相对的侧壁。
栅极介电层GI可以包括介电常数大于氧化硅层的介电常数的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钛钡、氧化钛锶、氧化锂、氧化铝、氧化铅钪钽和铌酸锌铅中的一种或更多种。
第一层间介电层110可以设置在衬底100上。第一层间介电层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间介电层110的顶表面可以与栅极遮盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面。第一层间介电层110上可以设置有覆盖栅极遮盖图案GP的第二层间介电层120。例如，第一层间介电层110和第二层间介电层120可以包括氧化硅层。
如图1所示，可以在一对栅电极GE之间设置一个或更多个有源接触AC。如图2A、图2B和图2D所示，有源接触AC可以穿过第一层间介电层110和第二层间介电层120，并且可以具有与第一源极/漏极图案SD1和第二源极/漏极图案SD2的电连接。有源接触AC可以包括至少一种金属材料，例如，铝、铜、钨、钼和钴。
硅化物层可以***在每个有源接触AC与第一源极/漏极图案SD1和第二源极/漏极图案SD2中的相应的源极/漏极图案之间。有源接触AC可以通过硅化物层电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。硅化物层可以包括金属硅化物，例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的一种或更多种。
如图2C所示，器件隔离层ST可以设置在衬底100以及第一有源图案AP1的侧壁和第二有源图案AP2的侧壁上，并且在器件隔离层ST上具有栅电极GE。至少一个栅极接触GC可以穿过第二层间介电层120和栅极遮盖图案GP以例如直接接触栅电极GE，从而建立与栅电极GE的电连接。栅极接触GC可以包括与有源接触AC相同的金属材料。
根据一些示例实施例，可以在第一源极/漏极图案SD1下方设置第一非晶区AR1。因为第一非晶区AR1的非晶半导体材料具有不规则的晶格结构，所以第一非晶区AR1抑制了掺杂剂(杂质)的扩散。因此，第一非晶区AR1防止第一导电类型杂质(例如，磷(P))从第一源极/漏极图案SD1扩散到第一有源图案AP1。因此，可以防止或基本上最小化从第一源极/漏极图案SD1向第一有源图案AP1的电流泄漏，并且还可以改善半导体器件的电特性。
根据一些示例实施例，第二非晶区AR2可以具有与第一非晶区ARl相同的结构，即，设置在第二源极/漏极图案SD2下方。因此，类似于第一非晶区AR1，第二非晶区AR2可以防止或基本上最小化从第二源极/漏极图案SD2向第二有源图案AP2的电流泄漏。
图3、图5、图7、图9、图11和图13示出了根据一些示例实施例的制造半导体器件的方法中的各阶段的俯视图。图4、图6A、图8A、图10A、图12A和图14A示出了分别沿图3、图5、图7、图9、图11和图13中的线A-A’截取的截面图。图6B、图8B、图10B、图12B和图14B示出了分别沿图5、图7、图9、图11和图13中的线B-B’截取的截面图。图6C、图8C、图10C、图12C和图14C分别示出了沿图5、图7、图9、图11和图13中的线C-C’截取的截面图。图6D、图8D、图10D、图12D和图14D示出了分别沿图5、图7、图9、图11和图13中的线D-D’截取的截面图。
参照图3和图4，衬底100可以设置有第一有源区NR和第二有源区PR。可以将衬底100图案化以形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以形成在第一有源区NR上，第二有源图案AP2可以形成在第二有源区PR上。第一沟槽TR1可以形成在相邻的第一有源图案AP1之间以及相邻的第二有源图案AP2之间。
可以对衬底100进行图案化以在第一有源区NR与第二有源区PR之间形成第二沟槽TR2。第二沟槽TR2可以形成为比第一沟槽TR1深。
可以在衬底100上形成填充第一沟槽TR1和第二沟槽TR2的器件隔离层ST。器件隔离层ST可以包括介电材料，例如，氧化硅层。可以使器件隔离层ST凹陷直到暴露出第一有源图案AP1的上部部分和第二有源图案AP2的上部部分。因此，第一有源图案AP1的上部部分和第二有源图案AP2的上部部分可以竖直地突出超过器件隔离层ST(例如，突出到器件隔离层ST的上方)。
参照图5以及图6A至图6D，牺牲图案PP可以形成为沿第一方向D1延伸并与第一有源图案AP1和第二有源图案AP2相交。牺牲图案PP可以形成为具有在第一方向D1上延伸的线形或条形。例如，牺牲图案PP的形成可以包括：在衬底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案MA；以及使用硬掩模图案MA作为蚀刻掩模，以将牺牲层图案化成牺牲图案PP。牺牲层可以包括例如多晶硅层。
可以在每个牺牲图案PP的相对的侧壁上形成一对栅极间隔物GS。栅极间隔物GS也可以形成在第一有源图案AP1和第二有源图案AP2中的每一者的相对的侧壁上。第一有源图案AP1和第二有源图案AP2中的每一者的相对的侧壁可以是未被器件隔离层ST和牺牲图案PP覆盖的暴露部分。
栅极间隔物GS的形成可以包括：在衬底100的整个表面上共形地形成栅极间隔物层，并且各向异性地蚀刻栅极间隔物层。栅极间隔物层可以包括例如SiCN、SiCON和SiN中的一种或更多种。或者，栅极间隔物层可以是包括例如SiCN、SiCON和SiN中的两种以上的多层。
参照图7以及图8A至图8D，可以在第二有源区PR上选择性地形成第一掩模图案MP1。第一掩模图案MP1可以暴露第一有源区NR。
如图7和图8A所示，可以执行将第一掩模图案MP1用作蚀刻掩模的蚀刻工艺，通过该蚀刻掩模可以对第一有源图案AP1的上部部分进行蚀刻以形成第一凹部RS1。在蚀刻工艺期间，硬掩模图案MA和栅极间隔物GS均不被蚀刻。结果，可以在成对的相邻的牺牲图案PP之间形成第一凹部RS1(图8A)。
当蚀刻第一有源图案AP1的上部部分时，还可以从每个第一有源图案AP1的相对的侧壁去除栅极间隔物GS。当蚀刻第一有源图案AP1的上部部分时，器件隔离层ST可以凹入在第一有源图案AP1之间。
可以在衬底100的整个表面上执行离子注入工艺IIP。离子注入工艺IIP可以在对应的第一凹部RS1下方形成第一非晶区AR1。例如，离子注入工艺IIP可以通过第一凹部RS1的底部将杂质注入到位于第一凹部RS1的底部正下方的第一有源图案AP1的区域中，以限定第一非晶区AR1，例如，第一非晶区AR1的顶部可以限定相应的第一凹部RS1的底部。例如，通过离子注入工艺IIP，可以在第一凹部RS1下方掺杂(例如，注入)第一掺杂剂，例如，可以仅通过第一凹部RS1的底部而不是沿第一凹部RS1的侧壁延伸将第一掺杂剂掺杂到第一凹部RS1的底部。第一掺杂剂可能与第一凹部RS1下方的半导体晶体结构碰撞，因此半导体晶体结构可能被破坏。被破坏的晶体结构导致第一凹部RS1下方具有非晶态的半导体。
例如，离子注入工艺IIP可以包括以约1E14/cm2至约1E16/cm2的剂量，以约1keV至约10keV的能量以及以约0°至约45°的倾斜角注入第一掺杂剂。例如，可以控制离子注入工艺IIP的角度以仅在第一凹部RS1的底部提供注入。第一掺杂剂可以是例如As、Ge、P、C、Si、N及它们的组合中的至少一种。例如，第一掺杂剂可以是砷(As)。
在离子注入工艺IIP期间，第一掩模图案MP1可以防止第二有源区PR被第一掺杂剂掺杂。
参照图9和图10A至图10D，第一源极/漏极图案SD1可以形成在每个第一有源图案AP1的上部部分上，例如，以填充第一凹部RS1并在第一有源图案AP1上方延伸。一对第一源极/漏极图案SD1可以分别形成在每个牺牲图案PP的相对侧上。第一源极/漏极图案SD1可以相应地填充第一凹部RS1。
可以通过执行选择性外延生长工艺来形成第一源极/漏极图案SD1，在该选择性外延生长工艺中，第一凹部RS1的内侧壁用作晶种层。第一源极/漏极图案SD1的形成可以在成对的第一源极/漏极图案SD1之间限定第一沟道图案CH1。例如，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。例如，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。
在某些实施例中，可以在用于形成第一源极/漏极图案SDl的选择性外延生长工艺期间原位注入杂质。在其他实施例中，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以掺杂有杂质以具有第一导电类型(例如，n型)。
参照图11以及图12A至图12D，可以去除第一掩模图案MP1。第二掩模图案MP2可以选择性地形成在第一有源区NR上。第二掩模图案MP2可以暴露第二有源区PR。
第二掩模图案MP2可以用作蚀刻掩模，通过该蚀刻掩模可以蚀刻第二有源图案AP2的上部，以例如以与形成第一凹部RS1基本上相同的方式形成第二凹部RS2。可以对衬底100的整个表面进行离子注入工艺，以例如以与形成第一非晶区AR1基本相同的方式在对应的第二凹部RS2下方形成第二非晶区AR2。通过离子注入工艺，第二掺杂剂可以被掺杂在第二凹部RS2下方。第二掺杂剂可以是例如Ge、C、N及它们的组合中的至少一种。
第二源极/漏极图案SD2可以形成在每个第二有源图案AP2的上部部分上。可以通过执行选择性外延生长工艺来形成第二源极/漏极图案SD2，在该选择性外延生长工艺中第二凹部RS2的内侧壁用作晶种层。第二源极/漏极图案SD2的形成可以在成对的第二源极/漏极图案SD2之间限定第二沟道图案CH2。例如，第二源极/漏极图案SD2可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。第二源极/漏极图案SD2可以掺杂有杂质以具有第二导电类型(例如，p型)。
参照图13以及图14A至图14D，第一层间介电层110可以形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA和栅极间隔物GS。例如，第一层间介电层110可以包括氧化硅层。
第一层间介电层110可以被平坦化，直到暴露出牺牲图案PP的顶表面。可以使用回蚀工艺或化学机械抛光(CMP)工艺来将第一层间介电层110平坦化。可以在平坦化工艺期间去除全部硬掩模图案MA。结果，第一层间介电层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面基本上共面。
牺牲图案PP可以被栅电极GE代替。例如，可以选择性地去除暴露的牺牲图案PP。牺牲图案PP的去除可以形成空的空间。栅极介电层GI、栅电极GE和栅极遮盖图案GP可以形成在每个空的空间中。
返回参照图1和图2A至图2D，第二层间介电层120可以形成在第一层间介电层110上。有源接触AC可以形成为穿过第二层间介电层120和第一层间介电层110，并且具有与第一源极/漏极图案SD1和第二源极/漏极图案SD2的电连接。栅极接触GC可以形成为穿过第二层间介电层120和栅极遮盖图案GP，并且具有与栅电极GE的电连接。
图15示出了沿图1中的线A-A'截取的截面图，示出了根据一些示例实施例的半导体器件。在下面的实施例中，将省略与以上参照图1和图2A至图2D所讨论的技术特征重复的技术特征的详细描述，将仅详细讨论其不同之处。
参照图1和图15，每个第一源极/漏极图案SD1可以包括位于第一凹部RS1上的第一半导体层SL1和位于第一半导体层SL1上的第二半导体层SL2。
第一半导体层SL1和第二半导体层SL2可以包括第一导电类型杂质(例如，磷(P))。第二半导体层SL2的杂质浓度可以大于第一半导体层SL1的杂质浓度。第一半导体层SL1的杂质浓度的范围可以为约5E19/cm3至约1E21/cm3。第二半导体层SL2的杂质浓度的范围可以为约1E21/cm3至约1E23/cm3。
第一非晶区AR1可以与第一半导体层SL1直接接触。第一非晶区AR1可以隔着第一半导体层SL1与第二半导体层SL2间隔开，例如，第一半导体层SL1可以将第一非晶区AR1与第二半导体层SL2完全分隔开。
图16A、图16B、图16C和图16D分别示出了沿图1中的线A-A’、B-B’、C-C’和D-D’截取的截面图，示出了根据一些示例实施例的半导体器件。在下面的实施例中，将省略与以上参照图1和图2A至图2D所讨论的技术特征重复的技术特征的详细描述，并且将主要详细讨论其不同之处。
参照图1以及图16A至图16D，衬底100可以设置有第一有源区NR和第二有源区PR。器件隔离层ST可以设置在衬底100上。器件隔离层ST可以在衬底100的上部部分上限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别被限定在第一有源区NR和第二有源区PR上。
每个第一有源图案AP1上可以设置有彼此堆叠并彼此间隔开的第一沟道图案CH1。堆叠在第一有源图案AP1上的第一沟道图案CH1可以在第三方向D3上彼此间隔开。堆叠在第一有源图案AP1上的第一沟道图案CH1可以彼此竖直交叠。
每个第二有源图案AP2上可以设置有彼此堆叠并彼此间隔开的第二沟道图案CH2。堆叠在第二有源图案AP2上的第二沟道图案CH2可以在第三方向D3上彼此间隔开。堆叠在第二有源图案AP2上的第二沟道图案CH2可以彼此竖直交叠。第一沟道图案CH1和第二沟道图案CH2可以包括例如硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种。
可以在每个第一有源图案APl上设置第一源极/漏极图案SDl。可以在每个第一有源图案AP1上形成第一凹部RS1，并且第一源极/漏极图案SD1可以对应地填充第一凹部RS1。第一沟道图案CH1可以堆叠在成对的相邻的第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将成对的相邻的第一源极/漏极图案SD1彼此连接。
可以在每个第二有源图案AP2上设置第二源极/漏极图案SD2。可以在每个第二有源图案AP2上形成第二凹部RS2，并且第二源极/漏极图案SD2可以对应地填充第二凹部RS2。第二沟道图案CH2可以堆叠在成对的相邻的第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将成对的相邻的第二源极/漏极图案SD2彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。第一源极/漏极图案SD1可以是从晶种层或从第一凹部RS1的第一有源图案AP1和第一沟道图案CH1形成的外延图案。第一源极/漏极图案SD1可以是包括Si的n型杂质区。
第二源极/漏极图案SD2可以是从晶种层或从第二凹部RS2的第二有源图案AP2和第二沟道图案CH2形成的外延图案。第二源极/漏极图案SD2可以是包括SiGe的p型杂质区。
第一有源图案APl可以包括位于对应的第一源极/漏极图案SDl下方的第一非晶区ARl。第二有源图案AP2可以包括位于对应的第二源极/漏极图案SD2下方的第二非晶区AR2。第一非晶区AR1和第二非晶区AR2的详细描述可以与以上参照图1和图2A至图2D讨论的第一非晶区AR1和第二非晶区AR2的详细描述基本相同。
栅电极GE可以被设置为在第一方向D1上延伸并跨过第一沟道图案CH1和第二沟道图案CH2。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直交叠。一对栅极间隔物GS可以设置在每个栅电极GE的相对的侧壁上。栅极遮盖图案GP可以设置在栅电极GE上。
栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者(参见图16C)。例如，栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者的顶表面、底表面以及相对的侧壁。在这样的构造中，根据一些实施例的晶体管可以是栅极环绕型场效应晶体管。
可以在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每一者之间设置栅极介电层GI。栅极介电层GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的相应的沟道图案。
在第一有源区NR上，可以在栅极介电层GI与第一源极/漏极图案SDl之间***介电图案IP。栅极介电层GI和介电图案IP可以将栅电极GE与第一源极/漏极图案SD1分隔开。可以省略第二有源区PR上的介电图案IP。
第一层间介电层110和第二层间介电层120可以设置在衬底100的整个表面上。可以设置穿过第一层间介电层110和第二层间介电层120并具有与第一源极/漏极图案SD1和第二源极/漏极图案SD2的连接的有源接触AC。可以设置穿过第一层间介电层110和第二层间介电层120并具有与栅电极GE的连接的栅极接触GC。
通过总结和回顾，根据实施例的半导体器件包括位于源极/漏极图案下方的非晶区。非晶区防止有源图案接收从源极/漏极图案扩散的杂质。结果，可以防止从源极/漏极图案向有源图案的电流泄漏，并且可以改善半导体器件的电特性。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释这些特定术语，而不是出于限制的目的。在某些情况下，对于本领域普通技术人员来说将显而易见的是，除非另外特别指出，否则在提交本申请时，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
器件隔离层，所述器件隔离层位于所述衬底上，所述器件隔离层限定第一有源图案；
成对的第一源极/漏极图案，所述成对的第一源极/漏极图案位于所述第一有源图案上，所述成对的第一源极/漏极图案在第一方向上彼此间隔开，并且所述成对的第一源极/漏极图案中的至少一个第一源极/漏极图案在所述第一方向上具有最大第一宽度；
第一沟道图案，所述第一沟道图案位于所述成对的第一源极/漏极图案之间；
栅电极，所述栅电极位于所述第一沟道图案上，并在与所述第一方向相交的第二方向上延伸；以及
第一非晶区，所述第一非晶区位于所述第一有源图案中，所述第一非晶区位于所述成对的第一源极/漏极图案中的所述至少一个第一源极/漏极图案下方，并且所述第一非晶区在所述第一方向上具有最大第二宽度，所述最大第二宽度小于所述最大第一宽度。
2.根据权利要求1所述的半导体器件，其中，
所述第一非晶区的顶表面与所述成对的第一源极/漏极图案中的所述至少一个第一源极/漏极图案的底表面直接接触，并且
所述第一非晶区从所述成对的第一源极/漏极图案中的所述至少一个第一源极/漏极图案的所述底表面朝向所述衬底的底表面延伸。
3.根据权利要求1所述的半导体器件，其中，所述第一非晶区与所述成对的第一源极/漏极图案中的所述至少一个第一源极/漏极图案竖直交叠。
4.根据权利要求1所述的半导体器件，其中，
所述第一非晶区具有在所述第二方向上彼此间隔开的第一侧壁和第二侧壁，并且
所述第一侧壁和所述第二侧壁与所述第一有源图案的侧壁对应地对准，所述第一有源图案的所述侧壁在所述第二方向上彼此相对。
5.根据权利要求1所述的半导体器件，其中，所述成对的第一源极/漏极图案中的所述至少一个第一源极/漏极图案与所述第一沟道图案直接接触。
6.根据权利要求1所述的半导体器件，其中，所述第一非晶区包括与所述第一有源图案相同的半导体材料，所述第一有源图案的所述半导体材料处于单晶状态，所述第一非晶区的所述半导体材料处于非晶状态。
7.根据权利要求1所述的半导体器件，其中，所述第一非晶区包括第一掺杂剂，所述第一掺杂剂是As、Ge、P、C、Si、N以及它们的组合中的至少一种。
8.根据权利要求7所述的半导体器件，其中，所述第一非晶区中的所述第一掺杂剂的浓度的范围为1E19/cm3至1E22/cm3。
9.根据权利要求1所述的半导体器件，其中，所述第一沟道图案的顶表面高于所述器件隔离层的顶表面。
10.根据权利要求1所述的半导体器件，还包括：
成对的第二源极/漏极图案，所述成对的第二源极/漏极图案位于第二有源图案上，所述成对的第二源极/漏极图案在所述第一方向上彼此间隔开；
第二沟道图案，所述第二沟道图案位于所述成对的第二源极/漏极图案之间；以及
第二非晶区，所述第二非晶区位于所述第二有源图案中，所述第二非晶区位于所述成对的第二源极/漏极图案中的至少一个第二源极/漏极图案下方，
其中，所述成对的第一源极/漏极图案中的所述至少一个第一源极/漏极图案是具有第一导电类型的杂质区，并且
其中，所述成对的第二源极/漏极图案中的所述至少一个第二源极/漏极图案是具有第二导电类型的杂质区。
11.一种半导体器件，包括：
衬底；
器件隔离层，所述器件隔离层位于所述衬底上，所述器件隔离层限定有源图案，并且所述有源图案沿第一方向延伸；
沟道图案，所述沟道图案位于所述有源图案上，所述沟道图案的顶表面高于所述器件隔离层的顶表面；
源极/漏极图案，所述源极/漏极图案位于所述有源图案上，所述源极/漏极图案包括在所述第一方向上具有最大第一宽度的区域，并且所述源极/漏极图案与所述沟道图案直接接触；
栅电极，所述栅电极位于所述沟道图案上，并且在与所述第一方向相交的第二方向上延伸；以及
非晶区，所述非晶区位于所述有源图案中，所述非晶区位于所述源极/漏极图案下方。
12.根据权利要求11所述的半导体器件，其中，所述源极/漏极图案的所述最大第一宽度大于所述非晶区在所述第一方向上的最大第二宽度。
13.根据权利要求11所述的半导体器件，其中，
所述非晶区具有在所述第二方向上彼此相对的第一侧壁和第二侧壁，并且
所述第一侧壁和所述第二侧壁与所述有源图案的侧壁对应地对准，所述有源图案的所述侧壁在所述第二方向上彼此相对。
14.根据权利要求11所述的半导体器件，其中，所述非晶区包括与所述有源图案相同的半导体材料，所述有源图案的所述半导体材料具有单晶结构，所述非晶区的所述半导体材料具有非晶结构。
15.根据权利要求11所述的半导体器件，其中，所述非晶区包括掺杂剂，所述掺杂剂是As、Ge、P、C、Si、N以及它们的组合中的至少一种，所述非晶区中的所述掺杂剂的浓度的范围为1E19/cm3至1E22/cm3。
16.一种半导体器件，包括：
衬底；
器件隔离层，所述器件隔离层位于所述衬底上，所述器件隔离层限定有源图案，并且所述有源图案的上部部分竖直地突出到所述器件隔离层上方；
成对的源极/漏极图案，所述成对的源极/漏极图案位于所述有源图案的上部部分上，所述成对的源极/漏极图案在第一方向上彼此间隔开；
沟道图案，所述沟道图案位于所述成对的源极/漏极图案之间；
栅电极，所述栅电极位于所述沟道图案的顶表面和相对的侧壁上，所述栅电极在与所述第一方向相交的第二方向上延伸；
栅极介电层，所述栅极介电层位于所述沟道图案与所述栅电极之间，所述栅极介电层覆盖所述沟道图案的所述顶表面和所述相对的侧壁；
有源接触，所述有源接触电连接到所述成对的源极/漏极图案中的至少一个源极/漏极图案，所述成对的源极/漏极图案中的所述至少一个源极/漏极图案在所述第一方向上具有最大第一宽度；以及
非晶区，所述非晶区位于所述有源图案中，所述非晶区位于所述成对的源极/漏极图案中的所述至少一个源极/漏极图案下方，并且在所述第一方向上具有最大第二宽度，所述最大第二宽度小于所述最大第一宽度。
17.根据权利要求16所述的半导体器件，其中，
所述非晶区具有在所述第二方向上彼此间隔开的第一侧壁和第二侧壁，并且
所述第一侧壁和所述第二侧壁与所述有源图案的侧壁对应地对准，所述有源图案的所述侧壁在所述第二方向上彼此相对。
18.根据权利要求17所述的半导体器件，其中，所述第一侧壁和所述第二侧壁被介电材料覆盖。
19.根据权利要求16所述的半导体器件，其中，所述非晶区包括与所述有源图案相同的材料，所述有源图案的所述材料是具有单晶结构的半导体材料，所述非晶区的所述材料是具有非晶结构的半导体材料。
20.根据权利要求16所述的半导体器件，其中，所述成对的源极/漏极图案中的所述至少一个源极/漏极图案与所述沟道图案直接接触。
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