CN112035394B

CN112035394B - 面向实时处理的多核处理器的存储装置及数据处理方法

Info

Publication number: CN112035394B
Application number: CN202010734550.1A
Authority: CN
Inventors: 张伟功; 王晶; 高岚; 朱晓燕
Original assignee: Capital Normal University
Current assignee: Capital Normal University
Priority date: 2020-07-27
Filing date: 2020-07-27
Publication date: 2021-04-27
Anticipated expiration: 2040-07-27
Also published as: CN112035394A

Abstract

本发明涉及一种面向实时处理的多核处理器的存储装置及数据处理方法，其存储装置包括：至少一个管道存储器、N个第一处理单元以及***总线；N个第一处理单元分别与***总线连接；第一处理单元包括：第一处理器核和与第一处理器核连接的CACHE；第一处理单元通过CACHE与***总线连接；第一处理器核与至少一个管道存储器的端口连接；管道存储器为双端口存储器；管道存储器的两个端口分别与两个第一处理器核的数据端口连接。其数据处理方法包括：当第一处理器核需要向目的处理器核传送数据时，则将数据写入所述第一处理器核和目的处理器核之间的管道存储器中，并由目的处理器从与第一处理器核和目的处理器核之间的管道存储器中读取所述数据。

Description

面向实时处理的多核处理器的存储装置及数据处理方法

技术领域

本发明涉及一种嵌入式处理器技术领域，尤其涉及一种面向实时处理的多核处理器的存储装置及数据处理方法。

背景技术

采用多核处理器提高处理器的性能是目前常用的一项技术。可以通过在一个芯片中集成多个相同的处理器核来提高处理器芯片的整体运算能力；也可以通过把不同结构的多个异构处理器核集成在一起，组成高性能处理器；还可以把多个通用处理器核、图形处理器核、专用加速器集成在一起，形成面向领域应用的高性能计算核心。多核处理器通常会采用多级CACHE提高存储器的访问速度。单个处理器核通过专用有私有CACHE，连接到多个处理器核公用的共享CACHE上，再通过片内***总线与存储器、IO等进行连接。这种存储访问结构可以大大提高存储器的整体访问性能，但是对于单个处理器核，存储器访问时间的不确定性却更加恶劣。同时，多核处理器内部采用AHB、AXI等互连总线或基于存储转发的NoC网络进行存储器控制器、处理器CACHE、IO、加速器等的互连，当采用NoC时，存储访问的延时不确定性会进一步增加。

然而，在通常的多核处理器中，由于采用共享存储，多个处理器核通过各自的CACHE对主存储器进行共享访问，由于CACHE命中的不确定性、多核数据访问的冲突等原因，会导致各个处理器核对数据访问与指令代码读取的时间出现不确定性。当一段程序执行时，如果它的代码已在CACHE中，执行时可直接从CACHE取得指令，执行时间最短，设为ET1；如果它的程序代码不在CACHE中，将其装入CACHE时未与其它处理器产生存储器访问冲突，这时的执行时间记为ET2，要大于ET1；如果它的程序代码不在CACHE中，将其装入CACHE时又与其它处理器产生存储器访问冲突，这时的执行时间记为ET3，要大于ET2。三种情况下，程序片段的执行时间由于CACHE的不命中及主存储器的访问冲突，可能会产生很大的差异，这在实时处理***中会导致程序执行时间的不确定性，进而对实时性产生严重的不良影响。

目前的技术体系中，为了保证嵌入式处理器程序执行的时间确定性，可采取的方法包括：1)对于时间确定性要求较高的程序片段，在其执行过程中，关闭CACHE，从主存储器中读取程序代码；2)将具有时间确定性要求的程序代码片段，在执行之前先装入到CACHE中。方法1)在多核处理器中不能克服存储访问冲突的影响，方法2)对编译***优化、操作***调度及程序编制都提出了很高的要求。

在嵌入式***中采用多核处理器需要面对的另一个问题是，如何在多个处理器核之间进行高效的数据传递，减少数据访问冲突。目前，多核间数据通信可以通过专用寄存器或通过主存储器进行数据交换。采用专用寄存器只能进行少量数据通信，要交换大量数据时，还需要通过主存储器进行缓冲。通过***总线上的共享存储器进行数据交换时，存在着访问时间不确定，读写速度慢等问题。

目前，现有的嵌入式***的核心计算单元，通常采用图8所示的体系结构，处理器核由运算部件、控制部件为主构成，采用多级流水线方式支持指令级并行处理；处理器核通过CACHE从主存储器读取指令，并进行数据读写；多个处理器核通过片内***总线连接在一起，采用共享方式访问存储器、IO等资源；片内***总线可以是共享式总线(如AHB)，也可以是交叉开关类总线(如AXI)，还可以是存储转发类网络(如2D-Mesh结构NoC)。但是存在以下需要解决的问题：

(1)程序运行的时间确定性不能保证。一段实时程序的运行时间，取决于程序代码是否在CACHE中、存储器访问是否冲突，在程序设计阶段不能确定，甚至两次运行时都会不同。当程序代码全部能够CACHE命中时，程序运行时间最短；程序代码全部都不在CACHE中，并且在装入CACHE时与其它处理器核发生存储访问冲突，此时程序执行时间最长，且可能会有很大差异。这种程序运行时间的不确定性与不可预知性，会影响***的实时性，降低***控制命令的控制精度。目前的解决方法主要有两种，一是将实时程序预先调入CACHE，二是执行实时程序时禁止CACHE，这些方法在多核处理器环境下会降低***效率，且无法解决访存冲突问题。

(2)数据访问时间具有不确定性。对于数据访问，读写时间与CACHE命中与否、CACHE写策略、***总线冲突等因素相关。一个处理器核在执行一个需要精确定时的命令输出时，如果与其它处理器核产生***总线竞争、IO资源模块竞争，都会影响命令的输出时刻，影响命令执行的时间确定性，降低命令的控制精度。同时，数据访问延时的不确定性也会影响程序执行的时间确定性。

(3)多个处理器核之间数据交换效率低。两个或多个处理器核要进行数据交换，需要通过***总线连接的主存储器进行。数据发送方先将数据写入主存储器中，接收方则通过读取主存储器获得数据。一方面，主存储器多在片外，访问延时较大；另一方面，多个处理器核同时访问***总线会导致冲突，引发额外的访问延时。

发明内容

(一)要解决的技术问题

鉴于现有技术的上述缺点、不足，本发明提供一种面向实时处理的多核处理器的存储装置及数据处理方法，其解决了处理器核对数据访问与指令代码读取的时间出现不确定性的技术问题。

(二)技术方案

为了达到上述目的，本发明采用的主要技术方案包括：

第一方面，本发明实施例提供一种面向实时处理的多核处理器的存储装置，包括：

至少一个管道存储器、N个第一处理单元以及***总线；其中，N大于或等于2；

所述N个第一处理单元分别与所述***总线连接；

所述第一处理单元包括：第一处理器核和与所述第一处理器核连接的CACHE；所述第一处理单元通过CACHE与所述***总线连接；

所述第一处理器核与至少一个管道存储器的端口连接；

所述管道存储器为双端口存储器；

所述管道存储器的两个端口分别与两个第一处理器核的数据端口连接。

本发明实施例提出的一种面向实时处理的多核处理器的存储装置，具有管道存储器，而管道存储器能起到与它所连接的两个处理器核之间提供数据交换通道与缓冲存储的作用，进而提高了对数据处理的效率。

优选的，所述第一处理单元还包括：TCM；

所述TCM与所述第一处理单元中的第一处理器核连接。

本发明实施例中的TCM是一种紧耦合存储器，可以用来存储程序代码和数据，当处理器核与TCM连接时，就可以对其连接的TCM中的程序代码与数据直接进行访问，不需要通过CACHE的缓冲存储。

本实施例中TCM与管道存储器都是与处理器核取指/数据访问总线直接相连，对它们的读写访问都不需要等待时间。

优选的，所述存储装置还包括：第二处理单元；

所述第二处理单元包括：第二处理器核和分别与所述第二处理器核连接的TCM和CACHE；

所述第二处理单元通过CACHE与所述***总线连接；

所述第二处理器核没有与任何管道存储器的端口连接。

本实施例中，所述CACHE是高速数据缓冲存储器，用来存储片内***总线上连接的存储器中的数据或程序代码的副本，提高处理器核访问存储器的速度。

优选的，所述存储装置还包括：第三处理单元；

所述第三处理单元包括：第二处理器核和与所述第二处理器核连接的CACHE；

所述第三处理单元通过CACHE与所述***总线连接。

优选的，所述存储装置还包括：第三处理单元；

所述第三处理单元通过CACHE与所述***总线连接。

优选的，所述N个第一处理单元中的任意两个第一处理单元通过管道存储器相互连接；

其中，N小于等于16。

优选的，

所述第一处理器核和第二处理器核的结构均相同；

所述第一处理器核和第二处理器核对***总线具有相同的访问方式，且具有相同的优先权与地址映射。

优选的，

所述TCM包括：程序TCM和数据TCM；

所述程序TCM用于存储程序代码或配置参数或数据；

所述数据TCM只用于存储数据。

第二方面，本发明实施例提供一种数据处理方法，包括：

当第一处理器核需要向目的处理器核传送数据时，则将所述数据写入所述第一处理器核和目的处理器核之间的管道存储器中，并由所述目的处理器从与所述第一处理器核和目的处理器核之间的管道存储器中读取所述数据；

所述目的处理器核为与所述第一处理器核通过管道存储器连接的任一第一处理器核。

可选地，针对需要在第三处理器核上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述第三处理器核连接的TCM中，并当所述程序代码需要被执行时，所述第三处理器核直接从TCM中读取程序代码；

所述第三处理器核为与TCM连接的处理器核；

所述具有运行时间确定性要求的程序代码为在处理器核上的执行时间在不改变配置的情况下总是固定不变的，并且是可以预先计算执行时间的程序代码；

针对第三处理器核需要访问的具有访问时间确定性要求的数据，将所述数据存储在与所述第三处理器核连接的TCM中，并当所述数据需要访问时，所述第三处理器核直接从TCM中对这些数据进行读写访问；

所述具有访问时间确定性要求的数据为在处理器核上读和/或写访问的时间在不改变配置的情况下总是固定不变的，并且是可以预先计算读和/或写访问时间的数据。

(三)有益效果

本发明的有益效果是：本发明的面向实时处理的多核处理器的存储装置，由于采用管道存储器，相对于现有技术而言，其可以实现与管道存储器连接的两个处理器核之间通过管道存储器进行无冲突的高速数据交换，提高了数据处理的效率。

进一步的，本发明的面向实时处理的多核处理器的存储装置，由于采用TCM，相对于现有技术而言，其可以实现与TCM连接的处理器核直接从TCM中对需要访问的数据和需要执行的程序代码进行读写访问，不需要通过CACHE进行缓冲，提高了数据处理的效率，可以很好地保证多核处理器在嵌入式***中中对关键任务程序执行的时间确定性，从而提升***的实时性。

进一步的，本发明基于面向实时处理的多核处理器的存储装置的数据处理方法，当第一处理器核需要向目的处理器核传送数据时，则将所述数据写入第一处理器核和目的处理器核之间的管道存储器中，并由所述目的处理器从与第一处理器核和目的处理器核之间的管道存储器中读取数据，实现了两个处理器核之间无冲突的高速数据交换。

进一步的，本发明基于面向实时处理的多核处理器的存储装置的数据处理方法，针对需要在处理器核上运行且具有运行时间确定性要求的程序代码和处理器核需要访问的具有访问时间确定性要求的数据，都将其放入与处理器核连接的TCM中，然后再由处理器核进行处理，可以很好地保证多核处理器在嵌入式***中中对关键任务程序执行的时间确定性，从而提升***的实时性。

附图说明

图1为本发明实施例中的一种面向实时处理的多核处理器的存储装置示意图；

图2为本发明实施例中的另一种面向实时处理的多核处理器的存储装置示意图；

图3为本发明实施例中的又一种面向实时处理的多核处理器的存储装置示意图；

图4为本发明实施例中的又一种面向实时处理的多核处理器的存储装置示意图

图5为本发明实施例中的又一种面向实时处理的多核处理器的存储装置示意图

图6为本发明实施例中的又一种面向实时处理的多核处理器的存储装置示意图

图7为本发明实施例中的又一种面向实时处理的多核处理器的存储装置示意图；

图8为现有技术中具有多核处理器的存储装置示意图。

【附图标记说明】

A：管道存储器。

具体实施方式

为了更好的解释本发明，以便于理解，下面结合附图，通过具体实施方式，对本发明作详细描述。

为了更好的理解上述技术方案，下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更清楚、透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。附图中A表示管道存储器。

实施例一

本实施例中的面向实时处理的多核处理器的存储装置，包括：至少一个管道存储器、N个第一处理单元以及***总线。其中，N大于或等于2；所述N个第一处理单元分别与所述***总线连接。所述第一处理单元包括：第一处理器核和分别与所述第一处理器核连接的CACHE。所述第一处理单元通过CACHE与所述***总线连接；所述第一处理器核与至少一个管道存储器的端口连接；所述管道存储器为双端口存储器。所述管道存储器的两个端口分别与两个第一处理器核的数据端口连接。

本实施例中的管道存储器是一种双端口存储器，在它所连接的两个处理器核之间提供数据交换通道与缓冲存储。与管道存储器连接的两个处理器核分别通过一个端口对管道存储器进行访问，对于一个处理器核，管道存储器就是其片内集成的私有存储器，可以通过写入管道存储器把数据交给另一个处理器核，另一个处理器核也可以采用读取私有存储器的方式快速获取数据，从而实现两个处理器核之间的数据高效交换，并能保证交换数据访问的时间确定性。

参见图1，以N＝3为例说明本实施例的一种面向实时处理的多核处理器的存储装置，包括：3个管道存储器，3个第一处理单元以及***总线。第一处理单元包括：第一处理器核和与所述第一处理器核连接的CACHE；第一处理单元通过CACHE与所述***总线连接。第一处理器核与至少一个管道存储器的端口连接。参见图1，本实施例中的处理器核1、处理器核2、处理器核3为第一处理器核。其中每一个处理器核都与一个CACHE连接。本实施例中的3个第一处理单元中的一个第一处理单元包括：处理器核1和与处理器核1连接的CACHE。本实施例中的3个第一处理单元中的另一第一处理单元包括：处理器核2和与处理器核2连接的CACHE。本实施例中的3个第一处理单元中的又一第一处理单元包括：处理器核3和与处理器核3连接的CACHE。并且处理器核1与处理器核2通过一个管道存储器连接，处理器核2与处理器核3通过一个管道存储器连接，处理器核1与处理器核3通过一个管道存储器连接。

本实施例中CACHE是高速数据缓冲存储器，用来存储***总线上连接的主存储器中的数据或程序代码的副本映像，从而提高处理器核访问存储器的速度。

参见图2，仍是以N＝3为例说明本实施例的另一面向实时处理的多核处理器的存储装置，包括：2个管道存储器，3个第一处理单元以及***总线。第一处理单元包括：第一处理器核和与所述第一处理器核连接的CACHE；第一处理单元通过CACHE与所述***总线连接。第一处理器核与至少一个管道存储器的端口连接。与图1不同之处在于，并非每两个处理器核之间都有管道存储器。参见图2，本实施例中的处理器核4、处理器核5、处理器核6为第一处理器核。其中每一个处理器核都与一个CACHE连接。本实施例中的3个第一处理单元中的一个第一处理单元包括：处理器核4和与处理器核4连接的CACHE。本实施例中的3个第一处理单元中的另一第一处理单元包括：处理器核5和与处理器核5连接的CACHE。本实施例中的3个第一处理单元中的又一第一处理单元包括：处理器核6和与处理器核6连接的CACHE。并且处理器核4与处理器核6通过一个管道存储器连接，处理器核5与处理器核6通过一个管道存储器连接。

图1所示的面向实时处理的多核处理器的存储装置中的任意两个处理器核都通过管道存储器。而图2所示的面向实时处理的多核处理器的存储装置中处理器核4和处理器核5并没有通过管道存储器连接，对于图2所示的面向实时处理的多核处理器的存储装置处理器核4和处理器核5之间根本不会涉及数据交互，所以不必要设置管道，可以节省资源，同时也满足多样化需求。

优选的，本实施例中的第一处理单元还包括：TCM；所述TCM与所述第一处理单元中的第一处理器核连接。

参见图3，举例说明本实施例中的另一面向实时处理的多核处理器的存储装置，包括：3个管道存储器，3个第一处理单元以及***总线。第一处理单元包括：第一处理器核和分别与所述第一处理器核连接的CACHE和TCM；第一处理单元通过CACHE与所述***总线连接。第一处理器核与至少一个管道存储器的端口连接。参见附图3，本实施例中的处理器核7、处理器核8、处理器核9为第一处理器核。其中每一个处理器核都与一个CACHE和一个TCM连接。如图3所示，本实施例中的3个第一处理单元中的一个第一处理单元包括：处理器核7和与处理器核7连接的CACHE和TCM。本实施例中的3个第一处理单元中的另一个第一处理单元包括：处理器核8和与处理器核8连接的CACHE和TCM。本实施例中的3个第一处理单元中的又一第一处理单元包括：处理器核9和与处理器核9连接的CACHE和TCM。并且处理器核7与处理器核8通过一个管道存储器连接，处理器核8与处理器核9通过一个管道存储器连接，处理器核7与处理器核9通过一个管道存储器连接。

图3所示的面向实时处理的多核处理器的存储装置与图1所示的面向实时处理的多核处理器的存储装置的不同之处在于，图3所示的面向实时处理的多核处理器的存储装置中的每一个第一处理单元中都有一个TCM。参见图3，针对需要在处理器核7上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核7连接的TCM中，并当所述程序代码需要被执行时，处理器核7直接从TCM中读取程序代码。针对需要在处理器核8上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核8连接的TCM中，并当所述程序代码需要被执行时，处理器核8直接从TCM中读取程序代码。针对需要在处理器核9上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核9连接的TCM中，并当所述程序代码需要被执行时，处理器核9直接从TCM中读取程序代码。

本实施例中的TCM是一种紧耦合存储器，可以用来存储程序代码和数据，当处理器核与TCM连接时，就可以对其连接的TCM中的程序代码与数据直接进行访问，不需要通过CACHE的缓冲存储。

本实施例中的TCM采用片内集成存储器，处理器核对其连接的TCM存储器的访问速度与CACHE命中时的访问速度相当。在进行数据、代码访问时，TCM作为处理器的私有存储器，不会出现CACHE不命中、主存访问冲突等问题，因此，处理器核对TCM中的数据、代码的访问时间是确定的，并且是可预知的。

优选的，所述存储装置还包括：第二处理单元；所述第二处理单元包括：第二处理器核和分别与所述第二处理器核连接的TCM和CACHE；所述第二处理单元通过CACHE与所述***总线连接；所述第二处理器核没有与任何管道存储器的端口连接。

参见图4，举例说明本实施例中的另一面向实时处理的多核处理器的存储装置，包括：3个管道存储器、3个第一处理单元、1个第二处理单元以及***总线；3个第一处理单元分别与所述***总线连接，第二处理单元也与***总线连接。如图4所示，本实施例中的处理器核10、处理器核11、处理器核12为第一处理器核，本实施例中的3个第一处理单元中的一个第一处理单元包括：处理器核10和与处理器核10连接的CACHE和TCM。本实施例中的3个第一处理单元中的另一个第一处理单元包括：处理器核11和与处理器核11连接的CACHE和TCM。本实施例中的3个第一处理单元中的又一个第一处理单元包括：处理器核12和与处理器核12连接的CACHE和TCM。本实施例中的第二处理单元包括：处理器核13和与处理器核13连接的CACHE和TCM。其中，处理器核10与处理器核11通过一个管道存储器连接，处理器核11与处理器核12通过一个管道存储器连接，处理器核10与处理器核12通过一个管道存储器连接。

图4所示的面向实时处理的多核处理器的存储装置与图3所示的面向实时处理的多核处理器的存储装置的不同之处在于，图4所示的面向实时处理的多核处理器的存储装置中在图3所示的面向实时处理的多核处理器的存储装置的基础上又增加了一个第二处理单元，这个第二处理单元包括：处理器核13和与处理器核13连接的CACHE和TCM，而处理器核13并没有与其他的处理器核通过管道连接连接。对于处理器核13根本不会涉及与其他的处理器核之间进行数据交互，所以不必要设置管道，可以节省资源，同时也满足多样化需求。

优选的，所述存储装置还包括：第三处理单元；所述第三处理单元包括：第二处理器核和与所述第二处理器核连接的CACHE；所述第三处理单元通过CACHE与所述***总线连接。

参见图5，举例说明本实施例中的另一面向实时处理的多核处理器的存储装置，包括：1个管道存储器、2个第一处理单元、1个第二处理单元、1个第三处理单元以及***总线。如图5所示，本实施例中的2个第一处理单元中的一个第一处理单元包括：处理器核14和与处理器核14连接的CACHE和TCM。本实施例中的2个第一处理单元中的另一个第一处理单元包括：处理器核15和与处理器核15连接的CACHE和TCM。本实施例中的第二处理单元包括：处理器核16和与处理器核16连接的CACHE和TCM。本实施例中的第三处理单元包括：处理器核17和与处理器核17连接的CACHE。其中，处理器核14和处理器核15通过一个管道存储器连接。由于图5所示的面向实时处理的多核处理器的存储装置中处理器核16直接连接有TCM，那么针对处理器核16需要访问的具有访问时间确定性要求的数据，可以将所述数据存储在与所述处理器核16连接的TCM中，并当所述数据需要访问时，处理器核16直接从TCM中对这些数据进行读写访问。由于图5所示的面向实时处理的多核处理器的存储装置中处理器核14直接连接有TCM，那么针对处理器核14需要访问的具有访问时间确定性要求的数据，可以将所述数据存储在与所述处理器核14连接的TCM中，并当所述数据需要访问时，处理器核14直接从TCM中对这些数据进行读写访问。由于图5所示的面向实时处理的多核处理器的存储装置中处理器核15直接连接有TCM，那么针对处理器核15需要访问的具有访问时间确定性要求的数据，可以将所述数据存储在与所述处理器核15连接的TCM中，并当所述数据需要访问时，处理器核15直接从TCM中对这些数据进行读写访问。由于图5所示的面向实时处理的多核处理器的存储装置中处理器核14与处理器核15之间有管道存储器，那么当处理器核14需要把数据传送给处理器核15时，处理器核14可以将数据直接写入两个处理器核之间的管道存储器中，处理器核15通过读取该管道存储器获得处理器核14写入的数据。这样，处理器核14与处理器核15之间的通信不需要经过主存储器，避免了CACHE不命中、主存储器访问冲突等问题，可以大大提高两个处理器核之间的通信效率，并且能够保证数据通信访问的时间确定性。同时，对于需要处理器核14和处理器核15之间共享并且需要保证访问时间确定性的数据，则可以把它们存储到处理器核14与处理器核15之间的管道存储器中。处理器核14和处理器核15可以通过各自的访问端口对这些数据进行读写操作。由于图5所示的面向实时处理的多核处理器的存储装置中采用管道存储器，可以实现与管道存储器连接的两个处理器核之间通过管道存储器进行无冲突的高速数据交换，提高了数据处理的效率。进一步的，由于图5所示的面向实时处理的多核处理器的存储装置中采用TCM，可以实现与TCM连接的处理器核直接从TCM中对需要访问的数据和需要执行的程序代码进行读写访问，不需要通过CACHE进行缓冲，提高了数据处理的效率，可以很好地保证多核处理器在嵌入式***中中对关键任务程序执行的时间确定性，从而提升***的实时性。

参见图6，举例说明本实施例中的另一面向实时处理的多核处理器的存储装置，包括：1个管道存储器、2个第一处理单元、1个第三处理单元以及***总线。如图6所示，本实施例中的2个第一处理单元中的一个第一处理单元包括：处理器核18和与处理器核18连接的CACHE和TCM。本实施例中的2个第一处理单元中的另一个第一处理单元包括：处理器核19和与处理器核19连接的CACHE和TCM。本实施例中的第三处理单元包括：处理器核20和与处理器核20连接的CACHE。其中，处理器核18和处理器核19通过一个管道存储器连接。

图6所示的面向实时处理的多核处理器的存储装置与图5所示的面向实时处理的多核处理器的存储装置的不同之处在于，图6所示的面向实时处理的多核处理器的存储装置中在图5所示的面向实时处理的多核处理器的存储装置的基础上减少了一个第二处理单元。

本实施例中优选的，所述N个第一处理单元中的任意两个第一处理单元通过管道存储器相互连接；其中，N小于等于16。

参见图7，举例说明本实施例中的另一面向实时处理的多核处理器的存储装置，包括：6个管道存储器，4个第一处理单元以及***总线。第一处理单元包括：第一处理器核和分别与所述第一处理器核连接的CACHE和TCM；第一处理单元通过CACHE与所述***总线连接。第一处理器核与至少一个管道存储器的端口连接。参见图7，本实施例中的处理器核21、处理器核22、处理器核23、处理器核24为第一处理器核。其中每一个处理器核都与一个CACHE和TCM连接。本实施例中的4个第一处理单元中的一个第一处理单元包括：处理器核21和与处理器核21连接的CACHE和TCM。本实施例中的4个第一处理单元中的另一第一处理单元包括：处理器核22和与处理器核22连接的CACHE和TCM。本实施例中的4个第一处理单元中的又一第一处理单元包括：处理器核23和与处理器核23连接的CACHE和TCM。本实施例中的4个第一处理单元中的又一第一处理单元包括：处理器核24和与处理器核24连接的CACHE和TCM。并且处理器核21与处理器核22通过一个管道存储器连接，处理器核22与处理器核23通过一个管道存储器连接，处理器核23与处理器核24通过一个管道存储器连接，处理器核21与处理器核23通过一个管道存储器连接，处理器核21与处理器核24通过一个管道存储器连接，处理器核22与处理器核24通过一个管道存储器连接。其中处理器核21、处理器核22、处理器核23、处理器核24为多核处理器存储装置提供计算处理能力。本实施例中的四个处理器核(处理器核21、处理器核22、处理器核23、处理器核24)采用相同的结构，对***总线采用相同的访问方法，具有同样的优先权与地址映射。TCM是一种紧耦合存储器，可以用来存储程序代码和数据，本实施例中各个处理器核不需要通过CACHE的缓冲存储，就可以对其连接的TCM中的程序代码与数据直接进行访问，TCM与管道存储器都是与处理器核取指/数据访问总线直接相连，对它们的读写访问都不需要等待时间。本实施例中CACHE是高速数据缓冲存储器，用来存储片内***总线上连接的存储器中的数据或程序代码的副本，提高处理器核访问存储器的速度。本实施例中的管道存储器是一种双端口存储器，在它所连接的两个处理器核之间提供数据交换通道与缓冲存储。***总线构成各个处理器核、存储器控制器及外部设备之间的互连通道，各个处理器核通过各自的CACHE连接到***总线上，通过***总线对存储器控制器、外设控制器等进行访问，再进一步实现对主存储器、IO接口的访问。

图7所示的面向实时处理的多核处理器的存储装置中的第一处理器核(处理器核21、处理器核22、处理器核23、处理器核24)，就是任意的两个第一处理器核通过管道存储器相互连接。而图2所示的面向实时处理的多核处理器的存储装置中的第一处理器核有处理器核4、处理器核5、处理器核6，并不是任意的两个第一处理器核通过管道存储器相互连接，只有处理器核4与处理器核6通过一个管道存储器连接，处理器核5与处理器核6通过一个管道存储器连接，而处理器核4和处理器核5之间根本不会涉及数据交互，所以处理器核4和处理器核5并没有通过管道存储器连接。

本实施例中优选的，所述第一处理器核和第二处理器核的结构均相同；所述第一处理器核和第二处理器核对***总线具有相同的访问方式，且具有相同的优先权与地址映射。

本实施例中优选的，所述TCM包括：程序TCM和数据TCM；所述程序TCM用于存储程序代码或配置参数或数据；所述数据TCM只用于存储数据。

本实施例的面向实时处理的多核处理器的存储装置，由于采用管道存储器，相对于现有技术而言，其可以实现与管道存储器连接的两个处理器核之间通过管道存储器进行无冲突的高速数据交换，提高了数据处理的效率。

本实施例中如果面向实时处理的多核处理器的存储装置中的***总线采用AXI等交叉开关类总线或存储转发的NoC网络时，管道存储器也可以连接在片内***总线上。

进一步的，本实施例的面向实时处理的多核处理器的存储装置，由于采用TCM，相对于现有技术而言，其可以实现与TCM连接的处理器核直接从TCM中对需要访问的数据和需要执行的程序代码进行读写访问，不需要通过CACHE进行缓冲，提高了数据处理的效率，可以很好地保证多核处理器在嵌入式***中中对关键任务程序执行的时间确定性，从而提升***的实时性。

实施例二

本实施例中一种数据处理方法，由上述任一的面向实时处理的多核处理器的存储装置所执行的数据处理方法。

本实施例提供一种数据处理方法，包括：

所述目的处理器核为与所述第一处理器核连接的任一第一处理器核。

举例说明，参见图7所示的面向实时处理的多核处理器的存储装置，当处理器核21需要把数据传送给处理器核22时，处理器核21将数据直接写入两个处理器核之间的管道存储器中，处理器核22通过读取该管道存储器获得处理器核21写入的数据。这样，处理器核21与处理器核22之间的通信不需要经过主存储器，避免了CACHE不命中、主存储器访问冲突等问题，可以大大提高两个处理器核之间的通信效率，并且能够保证数据通信访问的时间确定性。

举例说明，参见图7所示的面向实时处理的多核处理器的存储装置，当处理器核22需要把数据传送给处理器核21时，处理器核22将数据直接写入两个处理器核之间的管道存储器中，处理器核21通过读取该管道存储器获得处理器核22写入的数据。这样，处理器核21与处理器核22之间的通信不需要经过主存储器，避免了CACHE不命中、主存储器访问冲突等问题，可以大大提高两个处理器核之间的通信效率，并且能够保证数据通信访问的时间确定性。

对于那些需要在具有管道存储器连接的两个处理器核之间共享并且需要保证访问时间确定性的数据，则把它们存储到两个处理器核之间的管道存储器中。两个处理器核可以通过各自的访问端口对这些数据进行读写操作。

举例说明，参见图7所示的面向实时处理的多核处理器的存储装置，需要处理器核21和处理器核22之间共享并且需要保证访问时间确定性的数据，则把它们存储到处理器核21与处理器核22之间的管道存储器中。处理器核21和处理器核22可以通过各自的访问端口对这些数据进行读写操作。

可选地，针对需要在第三处理器核上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述第三处理器核连接的TCM中，并当所述程序代码需要被执行时，所述第三处理器核直接从TCM中读取程序代码；所述第三处理器核为与TCM连接的处理器核。

所述具有运行时间确定性要求的程序代码为在处理器核上的执行时间在不改变配置的情况下总是固定不变的，并且是可以预先计算被执行时间的程序代码。

举例说明，图3所示的面向实时处理的多核处理器的存储装置中处理器核7与一个TCM连接，处理器核8与一个TCM连接，处理器核9与一个TCM连接，因此，图3所示的面向实时处理的多核处理器的存储装置中处理器核7、处理器核8、处理器核9都为第三处理器核。

举例说明，参见图3所示的面向实时处理的多核处理器的存储装置，针对需要在处理器核7上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核7连接的TCM中，并当所述程序代码需要被执行时，处理器核7直接从TCM中读取程序代码。

举例说明，参见图3所示的面向实时处理的多核处理器的存储装置，针对需要在处理器核8上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核8连接的TCM中，并当所述程序代码需要被执行时，处理器核8直接从TCM中读取程序代码。

举例说明，参见图3所示的面向实时处理的多核处理器的存储装置，针对需要在处理器核9上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核9连接的TCM中，并当所述程序代码需要被执行时，处理器核9直接从TCM中读取程序代码。

举例说明，图6所示的面向实时处理的多核处理器的存储装置中处理器核18与一个TCM连接，处理器核19与一个TCM连接，因此，图6所示的面向实时处理的多核处理器的存储装置中处理器核18、处理器核19都为第三处理器核。

举例说明，参见图6所示的面向实时处理的多核处理器的存储装置，针对需要在处理器核18上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核18连接的TCM中，并当所述程序代码需要被执行时，处理器核18直接从TCM中读取程序代码。

举例说明，参见图6所示的面向实时处理的多核处理器的存储装置，针对需要在处理器核19上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述处理器核19连接的TCM中，并当所述程序代码需要被执行时，处理器核19直接从TCM中读取程序代码。

对于没有运行时间确定性要求的程序代码，可以将其存储在处理器核连接的TCM中，也可以存储在***总线上连接的主存储器中，在需要执行这些程序代码时，根据它的存储位置，处理器核直接从TCM中读取程序代码，或通过CACHE从主存储器中读取程序代码。

针对第三处理器核需要访问的具有访问时间确定性要求的数据，将所述数据存储在与所述第三处理器核连接的TCM中，并当所述数据需要访问时，所述第三处理器核直接从TCM中对这些数据进行读写访问。

举例说明，图5所示的面向实时处理的多核处理器的存储装置中处理器核16与一个TCM连接，处理器核14与一个TCM连接，处理器核15与一个TCM连接，因此，图5所示的面向实时处理的多核处理器的存储装置中处理器核16、处理器核14、处理器核15都为第三处理器核。

举例说明，参见图5所示的面向实时处理的多核处理器的存储装置，针对处理器核16需要访问的具有访问时间确定性要求的数据，将所述数据存储在与所述处理器核16连接的TCM中，并当所述数据需要访问时，处理器核16直接从TCM中对这些数据进行读写访问。

举例说明，参见图5所示的面向实时处理的多核处理器的存储装置，针对处理器核14需要访问的具有访问时间确定性要求的数据，将所述数据存储在与所述处理器核14连接的TCM中，并当所述数据需要访问时，处理器核14直接从TCM中对这些数据进行读写访问。

举例说明图5所示的面向实时处理的多核处理器的存储装置，参见图，针对处理器核15需要访问的具有访问时间确定性要求的数据，将所述数据存储在与所述处理器核15连接的TCM中，并当所述数据需要访问时，处理器核15直接从TCM中对这些数据进行读写访问。

对于没有访问时间确定性要求的数据，将其存储在处理器核连接的TCM中，或存储在***总线上连接的主存储器中，在需要访问这些数据时，根据它的存储位置，处理器核直接从TCM中进行读写访问，或通过CACHE从主存储器中进行读写访问。

对于不需要保证时间确定性的程序和数据，如果存储在***总线上连接的主存储器中，当处理器核需要执行这些程序或访问这些数据时，处理器核通过CACHE对需要访问的数据和需要执行的代码进行读写访问与缓冲。当要读取的程序代码或数据在CACHE中命中时，由CACHE向处理器提供快速的数据或代码读取结果；当要读取的程序代码或数据不能在CACHE中命中时，则通过***总线从主存储器中先把程序代码或数据读入到CACHE中，在CACHE中建立副本映像，并把读取结果交处理器核；如果读取主存储器时，其它处理器核正在访问主存储器，就会产生访问冲突，还要根据片内总线仲裁方法进行总线仲裁，等访问冲突消失后，才能读取程序代码或数据到CACHE中。在进行数据写访问时，则根据CACHE写策略进行数据写入，并维护多个处理器核的CACHE中的数据的一致性。

本实施例中的数据处理方法，将需要保证时间确定性的程序代码、数据都存储在处理器核可以直接访问的片内存储器中，这使得程序执行和数据访问的时间确定性得到了充分的保证，同时，还提高了程序代码与数据的访问速度，从而可以加快程序执行和数据访问的速度。这对提高多核处理器在嵌入式实时处理***中的实时性与***处理能力都具有很好的积极作用。

本实施例基于面向实时处理的多核处理器的存储装置的数据处理方法，当第一处理器核需要向目的处理器核传送数据时，则将所述数据写入第一处理器核和目的处理器核之间的管道存储器中，并由所述目的处理器从与第一处理器核和目的处理器核之间的管道存储器中读取数据，实现了两个处理器核之间无冲突的高速数据交换。

进一步的，本实施例基于面向实时处理的多核处理器的存储装置的数据处理方法，针对需要在处理器核上运行且具有运行时间确定性要求的程序代码和处理器核需要访问的具有访问时间确定性要求的数据，都将其放入与处理器核连接的TCM中，然后再由处理器核进行处理，可以很好地保证多核处理器在嵌入式***中中对关键任务程序执行的时间确定性，从而提升***的实时性。

由于本发明上述实施例所描述的面向实时处理的多核处理器的存储装置，为实施本发明上述实施例的数据处理方法所采用的面向实时处理的多核处理器的存储装置，故而基于本发明上述实施例所描述的方法，本领域所属技术人员能够了解该面向实时处理的多核处理器的存储装置的具体结构及变形，因而在此不再赘述。凡是本发明上述实施例的方法所采用的装置都属于本发明所欲保护的范围。

应当注意的是，在权利要求中，不应将位于括号之间的任何附图标记理解成对权利要求的限制。词语“包括”不排除存在未列在权利要求中的部件或步骤。位于部件之前的词语“一”或“一个”不排除存在多个这样的部件。词语第一、第二、第三等的使用，仅是为了表述方便，而不表示任何顺序。可将这些词语理解为部件名称的一部分。

此外，需要说明的是，在本说明书的描述中，术语“一个实施例”、“一些实施例”、“实施例”、“示例”、“具体示例”或“一些示例”等的描述，是指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管已描述了本发明的优选实施例，但本领域的技术人员在得知了基本创造性概念后，则可对这些实施例作出另外的变更和修改。所以，权利要求应该解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种修改和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也应该包含这些修改和变型在内。

Claims

1.一种数据处理方法，其特征在于，包括：

所述目的处理器核为与所述第一处理器核通过管道存储器连接的任一第一处理器核；

所述第一处理器核与至少一个管道存储器的端口连接；所述管道存储器为双端口存储器；所述管道存储器的两个端口分别与两个第一处理器核的数据端口连接；

针对需要在第三处理器核上运行且具有运行时间确定性要求的程序代码，将所述程序代码存储在与所述第三处理器核连接的TCM中，并当所述程序代码需要被执行时，所述第三处理器核直接从TCM中读取程序代码；

所述第三处理器核为与TCM连接的处理器核；

2.一种面向实时处理的多核处理器的存储装置，其特征在于，所述存储装置用于执行包括权利要求1所述的数据处理方法，包括：

所述N个第一处理单元分别与所述***总线连接；

所述第一处理器核与至少一个管道存储器的端口连接；

所述管道存储器为双端口存储器；

所述管道存储器的两个端口分别与两个第一处理器核的数据端口连接；

所述第一处理单元还包括：TCM；

所述TCM与所述第一处理单元中的第一处理器核连接。

3.根据权利要求2所述的存储装置，其特征在于，所述存储装置还包括：第二处理单元；

所述第二处理单元通过CACHE与所述***总线连接；

所述第二处理器核没有与任何管道存储器的端口连接。

4.根据权利要求2所述的存储装置，其特征在于，所述存储装置还包括：第三处理单元；

所述第三处理单元通过CACHE与所述***总线连接。

5.根据权利要求3所述的存储装置，其特征在于，所述存储装置还包括：第三处理单元；

所述第三处理单元通过CACHE与所述***总线连接。

6.根据权利要求2所述的存储装置，其特征在于，所述N个第一处理单元中的任意两个第一处理单元通过管道存储器相互连接；

其中，N小于等于16。

7.根据权利要求3-5任一所述的存储装置，其特征在于，

所述第一处理器核和第二处理器核的结构均相同；

8.根据权利要求2-5任一所述的存储装置，其特征在于，

所述TCM包括：程序TCM和数据TCM；

所述程序TCM用于存储程序代码或配置参数或数据；

所述数据TCM只用于存储数据。