CN112002686A - 一种抗emi的sgt器件 - Google Patents
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Abstract
本发明公开一种抗EMI的SGT器件，包括第一导电类型的衬底、位于第一导电类型的衬底的上表面的第一导电类型的外延层、位于第一导电类型的外延层内的沟槽栅结构、位于第一导电类型的外延层侧面上方的沟槽源结构、位于沟槽源结构与第一导电类型的外延层之间的第一介质层及第一导电类型的重掺杂体区，以及位于沟槽栅结构的上方的第二介质层；所述沟槽栅结构包括栅极沟槽，以及位于栅极沟槽内的屏蔽栅极与多晶硅栅极；所述沟槽源结构包括源极沟槽，以及位于源极沟槽内的源极金属。本发明增大SGT源漏电容Cds，减少开关震荡，从而减少器件的电压震荡dv/dt失效可能性和EMI噪声。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种抗EMI的SGT器件。
背景技术
屏蔽栅MOSFET(Shielded Gate Trench MOSFET，缩写SGT-MOSFET)功率器件在现有技术中已得到广泛的应用。同时，MOSFET(金属氧化物半导体场效应晶体管)由于其输入电阻大、易于驱动、控制简单、频率特性高的优点，广泛应用于开关电源、汽车电子、马达驱动等各种领域。当其作为控制能量流通与转换的功率开关管时，工作在快速开关转换状态，面对很高的漏极和源极之间的电压震荡dv/dt和电流震荡di/dt，一方面高的电压震荡dv/dt叠加在器件上，容易造成寄生三极管开启，导致器件失效；另一方面高的电压震荡dv/dt叠加在开关***中，造成极大的电磁干扰，从而对周围的元器件和设备产生严重的电磁污染。
现有的SGT-MOSFET是将屏蔽栅极与源极电位相连，通过降低器件的米勒电容Cgd来提高开关速度，减少开关损耗，这就不可避免地导致了更大的电压震荡dv/dt和电流震荡di/dt，从而增加器件的电压震荡dv/dt失效可能性和EMI噪声。
发明内容
本发明的目的是提供一种抗EMI的SGT器件，可以增大SGT源漏电容Cds，减少开关震荡，从而减少器件的电压震荡dv/dt失效可能性和EMI噪声。
为实现上述目的，采用以下技术方案：
一种抗EMI的SGT器件，包括
第一导电类型的衬底；
第一导电类型的外延层，位于第一导电类型的衬底的上表面；
沟槽栅结构，位于第一导电类型的外延层内，且沿第一导电类型的外延层的厚度方向延伸；
所述沟槽栅结构包括栅极沟槽，以及位于栅极沟槽内的屏蔽栅极与多晶硅栅极；
沟槽源结构，位于第一导电类型的外延层侧面上方，且沿第一导电类型的外延层的厚度方向延伸；
所述沟槽源结构包括源极沟槽，以及位于源极沟槽内的源极金属；
第一介质层，位于源极沟槽与第一导电类型的外延层之间，且第一介质层与第一导电类型的外延层之间还设有第一导电类型的重掺杂体区；
第二介质层，位于沟槽栅结构的上表面，且沿垂直于第一导电类型的外延层的厚度方向延伸至与源极沟槽的侧壁相接触。
较佳地，所述屏蔽栅极与源极金属电连接。
较佳地，所述SGT器件还包括：
第二导电类型的体区，位于源极沟槽与栅极沟槽之间，且第二导电类型的体区的下表面一部分与第一介质层的上表面接触，第二导电类型的体区的下表面另一部分与第一导电类型的外延层的上表面接触；
所述第二导电类型的体区中具有相互接触的第一导电类型的源区与第二导电类型的重掺杂接触区。
较佳地，所述SGT器件还包括：
栅极电极，与多晶硅栅极相连接；
漏极金属，位于第一导电类型的衬底的下表面。
较佳地，所述栅极沟槽的侧壁及底部覆盖有第三介质层，且屏蔽栅极与多晶硅栅极之间经第三介质层隔离。
采用上述方案，本发明的有益效果是：
本发明提出一种抗EMI的SGT器件：
1)通过在沟槽源结构下方设第一介质层和第一导电类型的重掺杂体区，形成CMOS电容，从而与第一导电类型的外延层的等效电阻串联，在源极和漏极之间形成RC吸收回路，吸收器件漏源之间的电压震荡dv/dt和电流震荡di/dt，有效地降低了器件的开关震荡，提高了电压震荡dv/dt耐量，降低了开关电路中的EMI电磁辐射噪声；同时利用沟槽源结构下方的第一导电类型的重掺杂体区，不额外增大器件的导通电阻；
2)沟槽栅结构包括多晶硅栅极和屏蔽栅极，屏蔽栅极与源极金属电连接，电位相等，从而有效屏蔽多晶硅栅极的栅信号，降低米勒电容Cgd。
附图说明
图1为本发明的实施例1(沟槽栅结构)的结构示意图；
图2为本发明的实施例2(沟槽栅结构)的结构示意图；
图3为本发明的等效电路示意图；
其中，附图标识说明：
1—第一导电类型的衬底， 2—第一导电类型的外延层，
3/3’—屏蔽栅极， 4/4’—多晶硅栅极，
5—源极金属， 6—第一介质层，
7—第一导电类型的重掺杂体区， 8—第二介质层，
9—第二导电类型的体区， 10—第一导电类型的源区，
11—第二导电类型的重掺杂接触区， 12—漏极金属，
13—第三介质层。
具体实施方式
以下结合附图和具体实施例，对本发明进行详细说明。
参照图1至3所示，本发明提供一种抗EMI的SGT器件，包括第一导电类型的衬底1；第一导电类型的外延层2，位于第一导电类型的衬底1的上表面；沟槽栅结构，位于第一导电类型的外延层2内，且沿第一导电类型的外延层2的厚度方向延伸；所述沟槽栅结构包括栅极沟槽，以及位于栅极沟槽内的屏蔽栅极3/3’与多晶硅栅极4/4’；沟槽源结构，位于第一导电类型的外延层2侧面上方，且沿第一导电类型的外延层2的厚度方向延伸；所述沟槽源结构包括源极沟槽，以及位于源极沟槽内的源极金属5；源极金属5的下方设置有第一介质层6，保证第一介质层6隔离第一导电类型的外延层2与源极金属5，第一介质层6下方为第一导电类型的重掺杂体区7；第二介质层8，位于沟槽栅结构的上表面，且沿垂直于第一导电类型的外延层2的厚度方向延伸至与源极沟槽的侧壁相接触。
所述SGT器件还包括：第二导电类型的体区9，位于源极沟槽与栅极沟槽之间，且第二导电类型的体区9的下表面一部分与第一介质层6的上表面接触，第二导电类型的体区9的下表面另一部分与第一导电类型的外延层2的上表面接触；第二导电类型的体区9中具有相互接触的第一导电类型的源区10与第二导电类型的重掺杂接触区11。
所述SGT器件还包括：栅极电极，与多晶硅栅极4/4’相连接；漏极金属12，位于第一导电类型的衬底1的下表面。
本发明的SGT器件中涉及的半导体可采用体硅、碳化硅、砷化镓、磷化铟或锗硅等半导体材料制作。
作为示例，第一/第二/第三介质层6/8/1可以为氧化层，也可以为其他介质层。
作为示例，所述第一导电类型的外延层2可以作为漂移区。
在一实施例中，第一导电类型可以包括N型，此时，第二导电类型可以包括P型。
在另一实施例中，第一导电类型可以包括P型，此时，第二导电类型可以包括N型。
沟槽源结构与下方设置的第一介质层6、第一导电类型的重掺杂体区7之间形成CMOS电容，并与下方的轻掺杂的第一导电类型的外延层2的等效电阻串联，在源极和漏极之间形成RC吸收回路，由于该RC吸收电路两端的电位分为源极和漏极，且存在第一导电类型的重掺杂体区7，本发明SGT器件可以在不增大导通电阻的情况下，吸收源漏两极之间的开关震荡，有效地降低了器件的开关震荡，提高了电压震荡dv/dt耐量，从而减少器件的电压震荡dv/dt失效可能性和EMI噪声。
沟槽栅结构包括栅极沟槽，以及位于栅极沟槽内的屏蔽栅极3/3’与多晶硅栅极4/4’，其中栅极沟槽的侧壁及底部覆盖有第三介质层13，且屏蔽栅极3/3’与多晶硅栅极4/4’之间经第三介质层13隔离。屏蔽栅极3/3’与源极金属5电连接，电位相等，有效屏蔽了多晶硅栅极4/4’的栅信号，从而大幅降低SGT器件的米勒电容Cgd，提高器件开关速度，降低器件开关损耗。本发明从器件结构设计的角度，提高了器件的电压震荡dv/dt耐量，不额外引入开关电路中的寄生参数，不增大开关损耗。
屏蔽栅极3/3’与多晶硅栅极4/4’的位置关系如下：
继续参照图1，实施例1：多晶硅栅极4与屏蔽栅极3的位置为垂直排列，且多晶硅栅极4位于屏蔽栅极3的上方。
继续参照图2，实施例2：多晶硅栅极4’与屏蔽栅极3’的位置水平排列，所述多晶硅栅极4’位于屏蔽栅极3’的两侧。源极金属5的下方仍然为第一介质层6、第一导电类型的重掺杂体区7，同样可等效为CMOS等效电容和漂移区电阻串联在源漏之间。
以上仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种抗EMI的SGT器件，其特征在于，包括
第一导电类型的衬底；
第一导电类型的外延层，位于第一导电类型的衬底的上表面；
沟槽栅结构，位于第一导电类型的外延层内，且沿第一导电类型的外延层的厚度方向延伸；
所述沟槽栅结构包括栅极沟槽，以及位于栅极沟槽内的屏蔽栅极与多晶硅栅极；
沟槽源结构，位于第一导电类型的外延层侧面上方，且沿第一导电类型的外延层的厚度方向延伸；
所述沟槽源结构包括源极沟槽，以及位于源极沟槽内的源极金属；
第一介质层，位于源极沟槽与第一导电类型的外延层之间，且第一介质层与第一导电类型的外延层之间还设有第一导电类型的重掺杂体区；
第二介质层，位于沟槽栅结构的上表面，且沿垂直于第一导电类型的外延层的厚度方向延伸至与源极沟槽的侧壁相接触。
2.根据权利要求1所述的抗EMI的SGT器件，其特征在于，所述屏蔽栅极与源极金属电连接。
3.根据权利要求1所述的抗EMI的SGT器件，其特征在于，所述SGT器件还包括：
第二导电类型的体区，位于源极沟槽与栅极沟槽之间，且第二导电类型的体区的下表面一部分与第一介质层的上表面接触，第二导电类型的体区的下表面另一部分与第一导电类型的外延层的上表面接触；
所述第二导电类型的体区中具有相互接触的第一导电类型的源区与第二导电类型的重掺杂接触区。
4.根据权利要求3所述的抗EMI的SGT器件，其特征在于，所述SGT器件还包括：
栅极电极，与多晶硅栅极相连接；
漏极金属，位于第一导电类型的衬底的下表面。
5.根据权利要求1所述的抗EMI的SGT器件，其特征在于，所述栅极沟槽的侧壁及底部覆盖有第三介质层，且屏蔽栅极与多晶硅栅极之间经第三介质层隔离。
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |