CN111966189B - 一种灵活配置的多计算节点服务器主板结构和程序 - Google Patents
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Abstract
本发明公开一种灵活配置的多计算节点服务器主板结构和程序。处理单元通过I2C并行连接PCIE设备；所述处理单元分析获取的PCIE设备的数据是否异常；所述处理单元通过I2C连接基板管理控制器，如果数据正常，所述处理单元轮询地将分析后的数据经I2C传给所述基板管理控制器；而如果数据异常，所述处理单元暂停轮询传输信息，优先将异常信息传递给基板管理控制器；所述处理单元配置内部时钟模块和外部时钟模块，所述外部时钟模块连接PCH，所述内部时钟模块和所述外部时钟模块连接数据选择模块，所述数据选择模块的输出电性连接所述PCIE设备；所述PCIE设备通过PCIE总线连接PCIEswitch，所述PCIEswitch电性连接CPU；所述CPU电性连接所述PCH，所述CPU电性连接及存储单元。
Description
技术领域
本发明涉及服务器硬件领域，尤其涉及一种灵活配置的多计算节点服务器主板结构和程序。
背景技术
通过BMC和CPLD来实现整机散热、供电等方面的管理，BMC常用I2C总线连接PCIE设备获取整机信息，包括温度、设备在位、设备编号等信息的获取。
由于BMC的I2C资源有限，经常需要使用I2C SWITCH来进行I2C的扩展。BMC的I2C资源有限，当服务器内安装过多PCIE设备时，极易发生地址冲突，且设备过多时BMC的I2C轮询时间过长，无法对设备的信息进行实时监控。往往无法第一时间发现异常信息，不能在第一时间进行散热调控、异常报警。
现有的PCIE设备的时钟信号由PCH提供，当PCH的时钟资源不足时，利用CPU的CLOCK BUFFER来为加速卡、NVME等设备提供时钟。因此PCIE时钟信号都来自于主板的PCH或主板的CLOCK BUFFER(CLOCK BUFFER的时钟源为PCH)，而主板的PCH则需要主板CPU在位才可以正常工作；有一些通信过程不需要CPU参与的PCIE设备在运行时也需要对CPU和PCH上电，无法独立工作；而且使用主板的板载***，仅提供时钟信号时CPU和PCH的资源利用率非常低，造成成本浪费；当主板的CPU或PCH出现异常时，通信过程不需要CPU参与的PCIE设备都无法正常工作。
发明内容
本发明提供灵活配置的多计算节点服务器主板结构和程序，旨在解决服务器内安装过多设备时的地址冲突问题，以及BMC的I2C轮询时间过长，无法对设备的信息进行实时监控的问题；主板的PCH和CPU必须在位，才能为设备提供时钟信号，导致设备无法独立工作的问题以及PCH和CPU运行仅提供时钟信号导致资源浪费问题。
为实现上述目的，本发明提供一种灵活配置的多计算节点服务器主板结构，包括处理单元，
所述处理单元通过若干I2C总线分别连接若干PCIE设备，所述处理单元并行获取所述PCIE设备的数据；所述处理单元分析获取的所述数据是否异常；
所述处理单元通过I2C连接基板管理控制器，如果数据正常，所述处理单元轮询地将分析后的数据经I2C传给所述基板管理控制器；而如果数据异常，所述处理单元暂停轮询传输信息，优先将异常信息传递给基板管理控制器；
所述PCIE设备通过PCIE总线连接PCIEswitch，所述PCIEswitch通过PCIE总线连接CPU；
所述CPU电性连接所述PCH，所述CPU电性连接及存储单元。
更近一步地，所述处理单元配置内部时钟模块和外部时钟模块，所述外部时钟模块连接PCH的时钟输出，所述内部时钟模块和所述外部时钟模块连接数据选择模块，所述数据选择模块的输出电性连接所述PCIE设备。
更进一步地，所述处理单元配置I2C通信协议，所述处理单元的部分串行IO口通过I2C总线连接PCIE设备，所述处理单元的至少一个串行IO口连接所述基板管理控制器；所述串行IO口连接所述处理单元的内部存储
更进一步地，所述内部存储配置专门存储参数阈值的第一空间，所述参数阈值用于判断所述PCIE设备正常运行；所述所述内部存储配置专门存储所述数据的第二空间。
更进一步地，所述处理单元配置逻辑运算模块，所述逻辑运算模块连接所述内部存储，所述逻辑运算模块获取所述数据和所述参数阈值进行逻辑比较并输出比较结果，所述处理单元根据所述比较结果判断所述数据是否异常。
更进一步地，所述数据正常，所述处理单元执行第一指令，循环依次从所述第二空间的不同存储地址获取数据，将所述数据轮询的发送给所述基板管理控制器。
更进一步地，所述数据异常，所述处理单元通过第二指令停止执行所述第一指令，所述处理单元通过第二指令从存储异常的所述数据的第二空间调取所述数据发送给所述基板管理控制器，所述基板管理控制器返回响应信号，所述处理单元继续执行所述第一指令所述处理单元循环依次从所述第二空间的不同存储地址获取数据，将所述数据轮询的发送给所述基板管理控制器。
更进一步地，所述数据选择模块包括或门，所述或门的输出端连接所述PCIE设备提供时钟信号，所述或门的两个输入端分别连接第一与门的输出端和第二与门的输出端，所述第一与门的一个输入端连接反相器的输出，所述反相器的输入和所述第二与门的一个输入端连接控制输入端，所述第一与门的另一个输入端和所述第二与门的另一个输入端分别连接外部时钟模块输出和内部时钟模块输出。
更进一步地，所述处理单元配置看门狗模块，所述看门狗模块检测所述PCH的时钟输出，当时钟输出异常或者无信号时，所述看门狗模块输出控制信号控制所述数据选择模块输出内部时钟模块的信号。
本发明还提供一种灵活配置的多计算节点服务器的程序，应用于所述的灵活配置的多计算节点服务器主板结构，所述程序包括第一指令和第二指令，所述第一指令轮询的将内部存储中存储的数据发送给基板管理控制器，所述第二指令获取分析逻辑运算模块输出，如果数据异常则所述第二指令暂停所述第一指令的执行，所述第二指令将异常的所述数据发送给所述基板管理控制器，所述第二指令获取所述基板管理控制器返回的响应信号后所述第二指令控制所述第一指令继续执行。
本申请提出的一种灵活配置的多计算节点服务器主板结构和程序具体有以下有益效果：
(1)通过所述处理单元并行接收PCIE设备的数据，并行分析PCIE设备的数据，从而避免了使用基板管理控制器和I2Cswitch接收PCIE设备的数据时的地址冲突问题，而且并行分析分析速度快。
(2)当分析出所述数据异常时，直接将异常信息优先传给所述基板管理控制器，相比基板管理控制器轮询获取数据的方式，能及时传输异常数据使得异常响应快。
(3)通过处理单元分析数据，降低基板管理控制器的资源消耗，节约基板管理控制器的I2C接口资源。
(4)通过由所述处理单元独立的向PCIE设备提供时钟，使得无需CPU参与工作的PCIE设备在CPU和PCH不上电的情况下获取时钟信号而正常工作，降低能耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是本发明实施例中一种灵活配置的多计算节点服务器主板结构的示意图；
图2是本发明实施例中处理单元的架构的示意图；
图3是本发明实施例中数据选择单元的示意图；
图4是本发明实施例中第二指令的流程示意图；
图5是本发明实施例中另一种灵活配置的多计算节点服务器主板结构示意图。
图中标号及含义如下：
100、处理单元，101、串口通信模块，102、内部时钟模块，103、外部时钟模块，104、数据选择模块，105、内部存储，106、逻辑运算模块，107、看门狗模块，200、基板管理控制器，300、PCIEswitch，400、CPU，500、PCH，600、存储单元。
图中BMC代表基板管理控制器；图中PCIEdevicex代表PCIE设备。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例1
参阅图1所示，本发明提供一种灵活配置的多计算节点服务器主板结构，包括主板，主板上配置有处理单元100，所述处理单元100上配置多个串口通信模块101，每个所述串口通信模块101通过I2C总线连接一个PCIE设备。具体实施过程中所述处理单元100可以为FPGA芯片，所述FPGA芯片配置I2C通信协议，所述FPGA芯片的部分串行IO口通过I2C总线连接PCIE设备，所述FPGA芯片一个串行IO口连接所述基板管理控制器200；所述串行IO口连接FPGA芯片的内部存储105。
所述串口通信模块101并行获取所述PCIE设备的数据；具体的，所述PCIE设备向所述FPGA芯片的串行IO口发送所述数据，所述FPGA接收所述数据并存储所述内部存储105的第二空间。所述内部存储105还配置有第一空间，所述第一空间烧录有参数阈值所述参数阈值用于判断所述PCIE设备正常运行。所述第二空间的不同存储地址与不同的PCIE设备一一映射；所述第一空间的不同存储地址与所述第二空间的存储地址一一映射。
所述处理单元100分析所述串口通信模块101获取的所述数据是否异常；所述处理单元100配置逻辑运算模块106，所述逻辑运算模块106连接所述内部存储105，所述逻辑运算模块106同时读取所述第二空间的的数据，所述逻辑运算模块106同时读取所述第一空间的参数阈值，所述逻辑运算模块106对并行对所有的所述数据和相应的所述参数阈值进行逻辑比较并输出比较结果，所述处理单元100根据所述比较结果判断所述数据是否异常。具体的一种可行的方式为所述数据在参数阈值范围内则所述逻辑运算模块输出第一信号，所述数据超出参数阈值范围内则所述逻辑运算模块输出第二信号。
所述处理单元100通过I2C连接基板管理控制器200，具体的，参阅图4所示，所述第二指令设置判断接收到信号是第一信号还是第二信号的条件结构，所述第二指令配置监控输入口，所述监控输入口连接所述逻辑运算模块的输出，通过所述第二指令的条件结构对继续执行第一指令还是暂停第一指令并执行传输异常数据进行选择。如果数据正常，所述处理单元100轮询地将分析后的数据经I2C传给所述基板管理控制器200；具体的，所述数据正常，所述处理单元100继续执行第一指令，循环依次从所述第二空间的不同存储地址获取数据，将所述数据轮询的发送给所述基板管理控制器200。具体的，所述第一指令定义了第二空间的存储地址，通过循环结构，轮询的从第二空间的存储地址获取数据传给所述基板管理控制器。
而如果数据异常，所述处理单元100暂停轮询传输信息，优先将异常信息传递给基板管理控制器200；具体的，所述数据异常，所述处理单元100通过第二指令停止执行所述第一指令，所述处理单元100执行第二指令进行异常数据传输，具体的从存储异常的所述数据的第二空间调取所述数据发送给所述基板管理控制器200，所述基板管理控制器200返回响应信号，所述处理单元100继续执行所述第一指令所述处理单元循环依次从所述第二空间的不同存储地址获取数据，将所述数据轮询的发送给所述基板管理控制器200。
参阅图2所示，所述处理单元100配置内部时钟模块102和外部时钟模块103，所述外部时钟模块103的时钟源为连接PCH500的时钟输出，所述外部时钟模块对所述PCH的时钟输出倍频输出；所述内部时钟模块102为配置于所述处理单元100内部的锁相环，由所述锁相环产生100MHz的时钟信号，所述内部时钟模块102和所述外部时钟模块103连接数据选择模块104，所述数据选择模块104的输出电性连接所述PCIE设备；具体的，参阅图3所示，所述数据选择模块104包括或门，所述或门的输出端连接所述PCIE设备提供时钟信号，所述或门的两个输入端分别连接第一与门的输出端和第二与门的输出端，所述第一与门的一个输入端连接反相器的输出，所述反相器的输入和所述第二与门的一个输入端连接控制输入端，所述第一与门的另一个输入端(输入端1)连接外部时钟模块输出，所述第二与门的另一个输入端(输入端2)连接内部时钟模块输出。当所述控制输入端输入高电平时，所述数据选择模块104输出输入端2连接的内部时钟模块的输出，所述控制输入端输入低电平时，所述数据选择模块104输出输入端1连接的外部时钟模块的输出。
所述处理单元100配置有看门狗模块107，所述看门狗模块107的输入链接所述PCH向所述处理单元100输出的时钟信号，所述看门狗模块107的输出连接所述控制输入端，如果时钟信号异常或者所述时钟消失，则所述看门狗模块107输出高电平，使得内部时钟模块提供时钟输出。
所述PCIE设备通过PCIE总线连接PCIEswitch300，所述PCIEswitch300通过PCIE总线连接CPU400；所述PCIEswitch配置任一用户指定的PCIE设备为从属设备并配置所述CPU400为主设备，使得CPU与PCIE设备建立PCIE通信；
所述PCIE配置任一用户指定的PCIE设备为从属设备并配置用户指定的另外一个PCIE设备为主设备，使得一个PCIE设备与另一个PCIE设备建立PCIE通信。
对于一个PCIE设备与另一个PCIE设备建立PCIE通信而无需CPU和PCH参与，对所述PCH500和CPU400断电，则所述看门狗模块107监控到所述PCH500不在输出时钟信号，输出高电平控制所述数据选择模块104选择输出内部时钟模块的信号。
所述CPU400电性连接所述PCH500，所述CPU400电性连接及存储单元600。
实施例2
实施例2与实施例1的区别在于处理单元100通过a(a∈正整数，1<a<N)条I2C连接基板管理控制器200，每条I2C负责传输部分第二空间的数据。通过多条I2C传输所述第二空间存储的数据，避免实施例1中采用一条I2C传输时，如果一条I2C损坏整个PCIE设备的信息无法传输的情况。
本发明还提供一种灵活配置的多计算节点服务器的程序，应用于所述的灵活配置的多计算节点服务器主板结构，所述程序包括第一指令、第二指令，所述第一指令轮询的将内部存储中存储的数据发送给基板管理控制器，所述第二指令获取分析逻辑运算模块输出，如果数据异常则所述第二指令暂停所述第一指令的执行，所述第二指令将异常的所述数据发送给所述基板管理控制器，所述第二指令获取所述基板管理控制器返回的响应信号后所述第二指令控制所述第一指令继续执行。
本发明还提供一种灵活配置的多计算节点服务器的存储介质，可以外接于所述处理单元，所述存储介质存储所述的一种灵活配置的多计算节点服务器的程序。
应当注意的是，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种灵活配置的多计算节点服务器主板结构，其特征在于，包括处理单元（100），
所述处理单元（100）通过若干I2C总线分别连接若干PCIE设备，所述处理单元（100）并行获取所述PCIE设备的数据；所述处理单元（100）分析获取的所述数据是否异常；
所述处理单元（100）通过I2C连接基板管理控制器（200），如果数据正常，所述处理单元（100）执行第一指令轮询地将分析后的数据经I2C传给所述基板管理控制器（200）；而如果数据异常，所述处理单元（100）暂停轮询传输信息，优先将异常信息传递给基板管理控制器（200），其中，所述处理单元（100）通过第二指令停止执行轮询传输信息的第一指令，所述处理单元（100）通过第二指令从存储异常的所述数据的第二空间调取所述数据发送给所述基板管理控制器（200），所述基板管理控制器（200）返回响应信号，所述处理单元（100）继续执行所述第一指令；
所述PCIE设备连接PCIE switch（300），所述PCIE switch（300）连接CPU（400）；
所述CPU（400）电性连接PCH（500），所述CPU（400）电性连接存储单元（600）。
2.根据权利要求1所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述处理单元（100）配置内部时钟模块（102）和外部时钟模块（103），所述外部时钟模块（103）连接PCH（500）的时钟输出，所述内部时钟模块（102）和所述外部时钟模块（103）连接数据选择模块（104），所述数据选择模块（104）的输出电性连接所述PCIE设备。
3.根据权利要求2所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述处理单元（100）配置I2C通信协议，所述处理单元（100）的部分串行IO口通过I2C总线连接PCIE设备，所述处理单元（100）的至少一个串行IO口连接所述基板管理控制器（200）；所述串行IO口连接所述处理单元（100）的内部存储（105）。
4.根据权利要求3所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述内部存储（105）配置专门存储参数阈值的第一空间，所述参数阈值用于判断所述PCIE设备正常运行；所述内部存储（105）配置专门存储所述数据的第二空间。
5.根据权利要求4所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述处理单元（100）配置逻辑运算模块（106），所述逻辑运算模块（106）连接所述内部存储（105），所述逻辑运算模块（106）获取所述数据和所述参数阈值进行逻辑比较并输出比较结果，所述处理单元根据所述比较结果判断所述数据是否异常。
6.根据权利要求5所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述数据正常，所述处理单元（100）执行第一指令，循环依次从所述第二空间的不同存储地址获取数据，将所述数据轮询的发送给所述基板管理控制器（200）。
7.根据权利要求2所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述数据选择模块（104）包括或门，所述或门的输出端连接所述PCIE设备提供时钟信号，所述或门的两个输入端分别连接第一与门的输出端和第二与门的输出端，所述第一与门的一个输入端连接反相器的输出，所述反相器的输入和所述第二与门的一个输入端连接控制输入端，所述第一与门的另一个输入端和所述第二与门的另一个输入端分别连接外部时钟模块输出和内部时钟模块输出。
8.根据权利要求7所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述处理单元（100）配置看门狗模块（107），所述看门狗模块（107）检测所述PCH的时钟输出，当时钟输出异常或者无信号时，所述看门狗模块（107）输出控制信号控制所述数据选择模块（104）输出内部时钟模块（102）的信号。
9.一种灵活配置的多计算节点服务器的方法，应用于如权利要求1-8任一所述的灵活配置的多计算节点服务器主板结构，其特征在于，所述方法包括第一指令和第二指令，所述第一指令轮询的将内部存储中存储的数据发送给基板管理控制器，所述第二指令获取分析逻辑运算模块输出，如果数据异常则所述第二指令暂停所述第一指令的执行，所述第二指令将异常的所述数据发送给所述基板管理控制器，所述第二指令获取所述基板管理控制器返回的响应信号后所述第二指令控制所述第一指令继续执行。
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