CN111900159A - 功率器件静电放电保护电路 - Google Patents
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Abstract
本发明涉及一种功率器件静电放电保护电路，在N型井、第二P型井增加了一个N+桥区，利用N+桥区的击穿特来降低第二P型井的触发点电压。在N型井设置第三P+区，提高器件的响应速度。在第二P型井中，N+桥区与第二N+型区之间有栅极，形成一个NMOS(N+桥区、第二N+型区分别作为源极与漏极，栅极的电压在N+桥区、第二N+型区之间表面形成的电子沟道，可以改善第二个NPN双极晶体管QN2的导通速度。
Description
技术领域
本发明涉及功率器件领域，具体涉及一种功率器件静电放电保护电路。
背景技术
器件的静电放电保护电路主要分半导体内建与通过器件引脚外接电路，保护电路的目的是防护器件受静电的破坏或造成的性能衰减。当半导体器件电路接触到人体、机器设备时，上兆的电荷能量会从器件的引脚输入器件内部而形成破坏。同理的，器件内本存有的静电荷也会通过引脚输出在外部电路，进而破坏外部电路的其他半导体器件，因此大部份的半导体器件与电路之间会建构静电放电保护电路来避免这种破坏。
现常见在功率器件中静电放电保护电路的方法，有如晶闸管SCR采用的双接地N型金氧半器件，静电放电时其触发的时间非常快，为了适应瞬间放电，就需要加大栅极接地的面积提高器件的寄生电容来缓解放电流的冲击。
如图1所示，现有的静电保护电路在硅基晶闸管在P型基板101上由N型井120 和P型井110组合成。在N型井120中，N+型121和P+型122为金属接触在第1区域形成阳电极；P型井110中，N+ 型111和P+型112与金属接触在第2区域形成阴电极。N+型121/ N型井120、P型井110、N+型111形成NPN型二极电晶体Q2。P+型122 、N型井120、P型井110型成PNP型二极电晶体Q1；PNP型二极电晶体Q1和NPN型二极电晶体Q2和PNP型二极电晶体Q1组合成晶闸管。
结合图2所示，静电发生的机制如下：在晶闸管100由短路升电压至触发点12时，静电荷会在接地处累积；当电压或电流超过触发点12后，器件的工作点会沿特性曲线由触发点12回到保持区点forward breakover11，继续在这区间内工作。当晶闸管100工作电沿曲线至保持区点11，这时会形成个静电放电路径；饱和静电荷涌向芯片焊盘IC pad ，让芯片焊盘维持与保持点11电位。因此静电涌流流向接地，这样可防止静电涌流流入晶闸管100，静电保护电路的静电涌流电位低过保持点11时，涌流会回冲晶闸管100。
晶闸管100有很好的静电保护性能，在工件功率上升时，其在P型基板101内建的放电电路和稳定电流寄生电容比常见的GGNMOS设计，可以以更小的面积来达成保护效果；该晶闸管更适合应用于高频器件和减低对寄生电容的要求。但是晶闸管100的触发电压点电压为20V，而保持区点电压在1~2V，这会破坏MOSFET栅极氧化层或破坏其内部通道。
发明内容
针对现有技术存在的问题，本发明的目的在于提供一种功率器件静电放电保护电路，其降低了器件的触发电压，防止高触发电压对器件内部造成破坏。
为实现上述目的，本发明采用的技术方案是：
一种功率器件静电放电保护电路，其包括设置在半导体基板上的N型深井，所述N型深井设有第一P型井、N型井、第二P型井，N型井设置在第一P型井和第二P型井之间，且与第一P型井和第二P型井接触；
所述第一P型井内设有第一N+区、第一P+区；所述第二P型井内设有第二N+区、第二P+区；所述第一P型井与N型井之间设有P+桥区；所述N型井与第二P型井之间的结区设有N+桥区；所述N型井内设有第三P+区；
所述第一N+区、第一P+区连接阳极端；所述第二N+区、第二P+区、第三P+区连接阴极端；在所述N+桥区和第二N+区之间，第二P型井的表面设置有栅极；
所述P+桥区、N型井、第三P+区形成PNP二极管QP2；所述第一N+区、第一P型井、N型井形成NPN二极晶体管QN1；所述N+桥区、第二P型井、第二N+区形成NPN二极晶体管QN2。
所述半导体基板为P型基板。
所述P+桥区设置在第一P型井与N型井的结区上或结区外。
采用上述方案后，在N型井和第二P型的结区处形增加n+桥区，并利用第二P型井中的击穿特性诱导低触发机制，通过驱动1个PNP二极晶体管和2个NPN双极晶体管，提供具有高性能的静电放电保护电路，其具有低触发电压，高电流驱动能力等特性。同时在N型井设置第三P+区，提高器件的响应速度。
附图说明
图1为现有的电静放电保护电路应用在硅基晶闸管的示意图；
图2为图1的晶闸管的电压/电流特性图；
图3为本发明 静电放电保护回路的结构示意图；
图4为本发明的静电放电保护电路与现有技术的电压/电流特性比较图；
图5为本发明的静电放电保护电路与现有技术的高温测试比较图。
具体实施方式
本发明揭示了一种功率器件静电放电保护电路200，其在半导体基板上建构N型深井202；依次在N型深井202中建构第一P型井210、N型井220、第二P型井230。
第一N+区211、第一P+区212置在第一P型井210内，N+桥区231置在N型井220与第二P型井230结区间，P+桥区221则置在第一P型井210与N+桥区231之间；第二N+区233、第二P+区234置在第二P型井230内。第二N+区233、N+桥区231在第二P型井230组合成一个完善的n型区。在N型井220内，P+桥区221与N+桥区之间建构第三P+区235。
在第一N+区211、第一P+区212连接阳极端；第二N+区233、第二P+区234、第三P+区235连接阴极端。P+桥区221位置可刚好置在N型井220与第一P型井210结区上，或置在结区外，设置在结区外时，既可以设置N型井220，也可以设置在第一P型井210内。
P+桥区221、N型井220、第三P+区235形成PNP二极管QP2。第一N+区211、第一P型井210、N型井220形成NPN二极晶体管QN1。N+桥区231、第二P型井230、第二N+区233形成NPN二极晶体管QN2。在所述N+桥区231和第二N+区233之间，第二P型井230的表面设置有栅极；栅极232和N+桥区231、第二N+区233作为源极(source)和漏极(drain)而形成一个n型金氧半导体NMOS)。
如图3所示为本发明的一具体实施例，该实施例中半导体基板为p型基板201。
N型井220在N型深井202 形成，与第一P型井210相邻接触。N型井220是PNP双极晶体管QP1的基区，通过N型井220在PNP双极晶体管QP1的长度变化来调整从发射极注入的空穴重组（recombination of the hole），可以通过改变电流增益来保持电压Vh, 和降低触发电压值Vt。也就是说，如果增加N型井220的长度，PNP双极晶体管QP1的基本宽度会增加，在极基区域内空穴重组的速率也会增加。
在深N型深井202中形成的第二P型井230与N型井220相邻接触。此外，第二P型井230包括第二N+区233和第二P+区234，第二N+区233和第二P+区234并联成单个阴极。
N+桥区231置于N型井220和第二P型井 230结区上。在常规SCR100中，由于N型井120和P型井110 低掺杂浓度形成的结区，发生雪崩击穿（avalanche breakdown），需要较高击穿电压（Breakdown voltage）； 但在本发明的功率器件静电放电保护电路200中，N型井220和第二P型井230通过边缘高掺杂浓度的N+桥区231在结区之让雪崩击穿发生在N+桥区231和第二P型井 230之间，降低击穿电压，形成低触发电压Vt。
此外，N+桥区231和第二N+区233之间，第二P型井 230的表面设置栅极232，形成NMOS 的特性，其第二N+区233 充当漏极，中N+桥区231 充当源极。当N+桥区231和第二N+区233通电电压达到触发点触发电压Vt，在栅极下部会形成载流沟道。因此，可以提高NPN双极晶体管QN2的开启速度，NMOS晶体管的通道宽度可以最小化NPN双极晶体管QN2的基本宽度。
P+桥区221在第一P+区212和N+桥区231之间。P+桥区221可置于第一P型井210和N型井220结区上，也可以放置结区之外。通常，当雪崩击穿发生时，电流产生是由于发生载流子移动。此时，载流子具有向高掺杂浓度移动的特点，在N型井220中空穴重组率增加，降低电流量，因此减少静电放电流静电放电。因此，为了抑制静电放电流静电放电增加， P+桥区221可置于第一P+区212和N+桥区231之间。
本发明实施例描述功率器件中静电放电保护电路200的运行情况如下：
与传统的 SCR不同，当静电放电涌流流入阳极时，第一N+区211 连接到第一P型井210在静电放电涌流时相对应是顺偏电压。因此， N+桥区231和第二P型井230之间，产生反向偏压。N+桥区231和第二P型井230结区内载流子因发生碰撞产生发热现象，高能载流子可能在耗尽区域内与晶格发生电离碰撞，形成电子空穴对Electron-Hole Pair, EHP；在耗尽区域形成的电离碰撞形成的电子，通过电场穿过N+桥区231到N型井220，空穴则移入N+桥区231，因此，从N+桥区231 到第二P型井230形成反向电流。这称为雪崩击穿AvalancheBreakdown。
在常规的SCR100中击穿电压较高，是由于低掺杂浓度的N型井120和p型井110之间的雪崩击穿。而在本发明的静电放电保护电路200中，通过高掺杂浓度形成N+桥区231，在N+桥区231和第二P型井230之间发生雪崩击穿，降低击穿电压，这能使触发电压Vt下降。当雪崩击穿时，第一P+区212 发射极、N型井220 基极和第三P+区235集电极；PNP双极晶体管QP2的发射-基接点是处于正向偏压状态。此设计方案比以第二P+区做为集电极的路径短，可以更快速的响应至NPN晶体管QN1的射极，建立正向偏压。
当阳极出现ESD涌流时，PNP双极晶体管QP2导通，快速的使NPN晶体管QN1处正向偏压，此外在NPN晶体管QN2集电区N+桥区231发生雪崩击穿，制造空穴电流，第二P型井230极基与第二N+区发射极处于正向偏压。NMOS(231、232、233)中栅极232下的电子沟道可加速NPN
NPN双极晶体管QN1基极第一P型井210、发射极N+桥区231导通时；电流流向第二P型井230，在第二P型井230第二寄生电阻Rpw2导致N+桥区231集电极的电压降，导通第二个NPN双极晶体管QN2；QN2以第二P型井230 作为基极，第二N+区233作为发射极。
同时，晶体管QN1与晶体管QN2电流，在N型井220处的第3个生电阻Rnw产生的压降、电阻Rnw连接在PNP晶体管QP2的基极端，Rnw产生的压降使PNP晶体管(QP2)维持在正偏。第二寄生电阻(Rpw2)连接晶体管QN2的基极，电流在第一寄生电阻Rpw1和第二寄生电阻Rpw2，产生的分压，有效的使晶体管QN1与晶体管QN2维持在正偏。晶闸管SCR在触发时，PNP晶体管QP2、晶体管QN1与晶体管QN2是处于正偏，因此不需要提供更高的偏圧值给PNP晶体管QP2；阳极电压反降至最小值即保持电压Vh。此时，在触发后维持SCR在保持点Vh上，是一种锁定模式Latch-mode，同时大部份的静电放电电流会流向阴极。
当雪崩击穿发生，PNP晶体管QP2的VCB是正偏压，PNP晶体管QP2导通。此时，PNP晶体管QP2中集电区的电流路径很短，可快速响应至NPN晶体管 QN1发射极，建立正向偏压，导通NPN晶体管QN1；此外，雪崩击穿在NPN晶体管QN2集电区的N+桥区231内，制造空穴电流，第二P型井230基极与第二N+区233发射极正处于正向偏压。
此外，当阳极出现静电涌流，通过一个PNP晶体管QP2和两个NPN晶体管QN1、QN2驱动，可以具有高电流驱动能力和快速的导通速度。具体地，阳极出现静电涌流，第一N+区211的电压顺偏，在N型井220与接邻第二区P型井230的结区上的N+桥区231发生雪崩击穿，可以快速释放掺入的 ESD 涌流。
图4与图5是本发明实施例与现有技术的电压/电流特性比较图以及高温测试比较图，其利用Synopsys公司的TCAD软件模拟测试而得。
如图4所示，常规SCR100的触发点是18V，本发明的静电放电保护电路200的触发点比SCR100低8~10V。
图5是在HBM(Human Body Model) 8kv静电放电的测试，器件芯片内发热的结果。常规SCR100的最高温度在345K，而本发明静电放电保护电路200在静电放电测试时的最高温度是321K，比常规SCR100低24K。测试结果显示出本发明有较低的内温，此证明本发明的静电放电保护电路具有很好的保护性能。
综上，本发明的关键是，本发明在N型井220、第二P型井230增加了一个N+桥区231，利用N+桥区231的击穿特来降低第二P型井230的触发点。在第二P型井230中，N+桥区231与第二N+型区233之间有栅极232，形成一个NMOS(N+桥区、第二N+型区分别作为源极与漏极)，栅极232的电压在N+桥区231、第二N+型区232之间表面形成的电子沟道，可以改善第二个NPN双极晶体管QN2的导通速度。同时，本发明在N型井(220)中增加第三P+区235；第三P+区32作为集电极、N型井220作为基极、P+桥区221作为发射极、形成PNP晶体管QP2。由此通过缩短电流在芯片中的路径，在NPN晶体管QN1的基点建立正向偏压，来快速导通NPN晶体管QN1，释放ESD涌流。
本发明通过实现高增益特性可以有效地释放静电(ESD)涌流。本发明可应用于半导体集成电路，如I/O接口电路和功率器件中，应用领域广泛。本发明在功率芯片内置静电放电ESD保护电路，具有高稳定性和可靠性，且可带来可观的成本效益。
以上所述，仅是本发明实施例而已，并非对本发明的技术范围作任何限制，故凡是依据本发明的技术实质对以上实施例所作的任何细微修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (3)
1.一种功率器件静电放电保护电路，其特征在于：包括设置在半导体基板上的N型深井，所述N型深井设有第一P型井、N型井、第二P型井，N型井设置在第一P型井和第二P型井之间，且与第一P型井和第二P型井接触；
所述第一P型井内设有第一N+区、第一P+区；所述第二P型井内设有第二N+区、第二P+区；所述第一P型井与N型井之间设有P+桥区；所述N型井与第二P型井之间的结区设有N+桥区；所述N型井内设有第三P+区；
所述第一N+区、第一P+区连接阳极端；所述第二N+区、第二P+区、第三P+区连接阴极端；在所述N+桥区和第二N+区之间，第二P型井的表面设置有栅极；
所述P+桥区、N型井、第三P+区形成PNP二极管QP2；所述第一N+区、第一P型井、N型井形成NPN二极晶体管QN1；所述N+桥区、第二P型井、第二N+区形成NPN二极晶体管QN2。
2.根据权利要求1所述的功率器件静电放电保护电路，其特征在于：所述半导体基板为P型基板。
3.根据权利要求1或2所述的功率器件静电放电保护电路，其特征在于：所述P+桥区设置在第一P型井与N型井的结区上或结区外。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115708208A (zh) * | 2021-08-19 | 2023-02-21 | 长鑫存储技术有限公司 | 静电保护电路和静电保护结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601747A (zh) * | 2003-07-17 | 2005-03-30 | 财团法人工业技术研究院 | 用于芯片上静电放电防护的具有深n型井的有效开启双极结构 |
| KR20180066391A (ko) * | 2016-12-08 | 2018-06-19 | 한국전자통신연구원 | 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스 |
| KR20180085580A (ko) * | 2017-01-19 | 2018-07-27 | 단국대학교 산학협력단 | 정전기 방전 보호소자 |
| CN212485327U (zh) * | 2020-08-26 | 2021-02-05 | 璨隆科技发展有限公司 | 功率器件静电放电保护电路 |
-
2020
- 2020-08-26 CN CN202010869914.7A patent/CN111900159A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601747A (zh) * | 2003-07-17 | 2005-03-30 | 财团法人工业技术研究院 | 用于芯片上静电放电防护的具有深n型井的有效开启双极结构 |
| KR20180066391A (ko) * | 2016-12-08 | 2018-06-19 | 한국전자통신연구원 | 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스 |
| KR20180085580A (ko) * | 2017-01-19 | 2018-07-27 | 단국대학교 산학협력단 | 정전기 방전 보호소자 |
| CN212485327U (zh) * | 2020-08-26 | 2021-02-05 | 璨隆科技发展有限公司 | 功率器件静电放电保护电路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115708208A (zh) * | 2021-08-19 | 2023-02-21 | 长鑫存储技术有限公司 | 静电保护电路和静电保护结构 |
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