CN111858137B - 一种原始比特错误率感知的读电平施加方法 - Google Patents

一种原始比特错误率感知的读电平施加方法 Download PDF

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Abstract

本发明公开了一种原始比特错误率感知的读电平施加方法。低密度奇偶校验码(LDPC)被广泛用于闪存纠错，但LDPC软译码需要多次读取操作获取软信息，且无法准确获得所需要施加的读电平数量，使得读延迟具有不稳定性，降低了闪存***读性能。本发明，首先利用上一次的译码结果和初始读取结果获知原始比特错误率和所施加的读电平。然后建立原始比特错误率和读电平之间的关系模型。最后当再次对该信息进行读取时，利用模型直接施加所需要的读电平数量获取LDPC译码软信息，从而提升闪存存储***读性能。本发明利用原始比特错误率的变化，动态施加所需要的读电平数量，消除冗余的译码迭代步骤，降低译码迭代延迟。

Description

一种原始比特错误率感知的读电平施加方法
技术领域
本发明属于固态盘存储技术领域，更具体地，涉及一种原始比特错误率感知的读电平施加方法。
背景技术
闪存具有大容量、高密度、低成本和非易失等特性广泛用于智能手机、数码相机和笔记本电脑等电子产品中。数据以电荷的形式存储在闪存单元中，存储过程中会受擦写周期、保存时间、编程和读干扰的影响而发生错误。原始比特错误率逐渐增高，降低了闪存数据可靠性。
为了保证数据可靠性，低密度奇偶校验码(Low-Density Parity-Check,LDPC)因采用软译码具有优异的纠错性能被广泛应用。尤其对3D闪存而言，LDPC码已经成为提升数据可靠性有效的技术手段。但是LDPC软译码需要施加多个读电平进行多次读取以获取软信息，且无法准确获知需要施加的读电平数目，使得读延迟具有较大的波动性，降低了闪存整体的读性能。
然而，现有的LDPC码在进行软判决译码的过程中，一方面逐次施加读电平直到成功译码为止，造成了不必要的译码延迟开销。另一方面在两个相邻的阈值电压窗口之间施加特定数目的读电平获取软信息，造成额外的读延迟开销。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种原始比特错误率感知的读电平施加方法，其目的在于，当对闪存页中的数据执行LDPC软译码操作时，逐渐施加读电平获取软信息，直到译码成功，并记录此时读电平的数目、译码结果和读取的初始结果。将译码结果和初始结果进行对比获取原始比特错误率。建立原始比特错误率和读电平之间的关联关系。在闪存块擦除之前，对该闪存页中的数据进行再次读取时，直接施加特定个数读电平获取软信息进行LDPC译码操作，避免重复的译码迭代操作和冗余的读操作。本发明基于比特错误率的变化动态施加特定数目的读电平获取LDPC译码软信息从而能够解决冗余的译码迭代和读次数引起的闪存读性能下降的技术问题。
为实现上述目的，按照本发明的一个方面，提供了一种原始比特错误率感知的读电平施加方法，其是应用在闪存***中。具体技术方案如下：
一种原始比特错误率感知的读电平施加方法，包括以下步骤：
(1)施加硬读电压对闪存页进行读取以获得比特流信息，标记为：
(2)将比特流信息送入LDPC译码器中进行迭代译码；
(3)如果译码成功，则输出译码结果并记录施加的读电平；
(4)如果译码失败，则增加两个读电平获取两组比特流信息，标记为：
和/>
(5)根据和/>获取LDPC译码软信息，之后继续执行LDPC译码操作；
(6)重复执行步骤(3)和(4)，直到译码成功为止；
(7)记录译码成功后的比特流信息和所施加的电平数量，所施加的电平数量记为N；对比译码结果信息和初始读取的比特流信息获取原始比特错误率；
(8)建立原始比特错误率和读电平之间的关联关系模型；
(9)对闪存块擦除之前再次读取闪存页中的数据，判断保存时间是否大于特定阈值；
(10)如果是，则施加N+2个读电平获取译码软信息；
(11)重复步骤(6)；
(12)如果否，则施加N个读电平获取译码软信息，重复步骤(11)。
在本发明中，获取原始比特错误率和读电平之间的关联关系能够明确施加电平的数量，降低额外读延迟和译码迭代延迟。
在本发明中，判断保存时间是否超出特定阈值有利于确定原始比特错误率落入的范围和对LDPC译码纠错能力进行预测。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
(1)本发明的方法能够降低冗余的LDPC译码迭代延迟和读延迟。
(2)本发明的方法能够根据原始比特错误率的变化动态施加读电平提升闪存整体读性能。
附图说明
图1是本发明基于原始比特错误率感知的读电平施加方法的设计结构图。
图2是本发明基于原始比特错误率感知的读电平施加方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明的设计结构图如图1所示，当数据存储在闪存单元中，易受保存错误、擦写周期、编程和读干扰的影响，阈值电压分布窗***叉重叠，引起高的原始比特错误率，高的原始比特错误率需要施加多个读电平获取初始软信息。将获取的初始软信息送入LDPC译码器中进行迭代译码操作。当译码成功后，将译码结果进行缓存并记录此时施加的读电平数目，初始结果和译码结果进行对比获取原始比特错误率。建立原始比特错误率和读电平之间的关联关系。在该闪存块被擦除之前，需要施加读电平对该闪存页进行再次读取时，直接施加特定数目的读电平，避免逐步施加读电平和消除冗余的译码迭代过程。
如图2所示，本发明一种原始比特错误率感知的读电平施加方法，其是应用在闪存***中，且包括以下步骤：
(1)施加最少硬读电压数n对闪存页进行读取以获得比特流信息，标记为其中Bti(1≤i≤n)表示比特0或1。其中n为常规最低读电平数。
(2)将比特流信息送入LDPC译码器中进行迭代译码。
(3)如果译码成功，则输出译码结果并记录施加的读电平。
(4)如果译码失败，增加两个读电平获取两组比特流信息，标记为和/>
(5)根据和/>获取LDPC译码软信息，之后继续执行LDPC译码操作。
(6)重复执行步骤(3)和(4)，直到译码成功为止。
(7)记录译码成功后的比特流信息和所施加的电平数量N。对比译码结果信息和初始读取的比特流信息获取原始比特错误率。
(8)建立原始比特错误率和读电平之间的关联关系模型。
本步骤的优点在于：获取原始比特错误率和读电平之间的关联关系能够明确施加电平的数量，降低额外读延迟和译码迭代延迟。
(9)在数据保存T天后，对闪存块擦除之前再次读取闪存页中的数据，判断保存时间是否大于T。其中T为闪存应用场合保存时间所需的特定阈值。
本步骤的优点在于：判断保存时间是否超出特定阈值有利于确定原始比特错误率落入的范围和对LDPC译码纠错能力进行预测。
(10)如果是，则多施加2个读电平获取译码软信息。
(11)重复步骤(6)。
(12)如果否，则记录电平数量，后续读取时直接施加该数量的读电平，进行译码。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种原始比特错误率感知的读电平施加方法，其特征在于，包括以下步骤：
(1)施加硬读电压对闪存页进行读取以获得比特流信息，标记为：
(2)将比特流信息送入LDPC译码器中进行迭代译码；
(3)如果译码成功，则输出译码结果并记录施加的读电平；
(4)如果译码失败，则增加两个读电平获取两组比特流信息，标记为：
和/>
(5)根据和/>获取LDPC译码软信息，之后继续执行LDPC译码操作；
(6)重复执行步骤(3)和(4)，直到译码成功为止；
(7)记录译码成功后的比特流信息和所施加的电平数量，所施加的电平数量记为N；对比译码结果信息和初始读取的比特流信息获取原始比特错误率；
(8)建立原始比特错误率和读电平之间的关联关系模型；
(9)对闪存块擦除之前再次读取闪存页中的数据，判断保存时间是否大于特定阈值；
(10)如果是，则施加N+2个读电平获取译码软信息；
(11)重复步骤(6)；
(12)如果否，则施加N个读电平获取译码软信息，重复步骤(11)。
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