CN111835335B - 现场可编程门阵列的时钟结构及其调整方法 - Google Patents

Abstract

本申请涉及FPGA技术领域，公开了一种现场可编程门阵列的时钟结构及其调整方法，该方法包括：用户触发器和时钟网络共用同一个电源网络，在该时钟结构中设置至少一个延时部件或调整该时钟结构中至少一个延时部件的延时，使得用户触发器之间的时钟偏斜增加，从而使得因用户触发器同时翻转而导致的电源网络的电压波动的峰值降低。

Description

现场可编程门阵列的时钟结构及其调整方法

技术领域

本申请涉及FPGA技术领域，特别涉及FPGA时钟结构相关技术。

背景技术

随着工艺技术和应用需求的发展，现场可编程门阵列(FPGA)的规模越来越大，时钟树规模随之增大，相应更多逻辑工作在同一时钟上。为实现逻辑高速率工作，最大努力优化时钟树，使时钟树上各节点触发器(DFF)之间延时尽可能均衡，也就是时钟偏斜尽肯能小。

例如申请号为201811230885.9的中国专利申请就提到要尽力减小FPGA中的时钟偏斜。该申请具体公开了，在FPGA可编程逻辑阵列中，一般集成有很多条时钟网络(16～32)，时钟网络分布在可编程逻辑单元间，由于走线面积限制以及阵列形状的限制，无法采用ASIC设计中常用的低偏斜二叉树结构，而一般采用二叉树型结合鱼骨型的网络结构。但是，鱼骨型结构由于时钟源端到尾端的走线距离差异就会引入较大的时钟偏斜(skew)，从而导致FPGA内时钟网络存在着较大时钟偏斜问题。本申请的目的在于在不增加时钟缓冲器功耗的情况下，降低FPGA内部时钟网络偏斜。

又如，英特尔公司的申请号为201811344194.1的中国专利申请也提到了时钟偏斜的不利之处和尽力减小时钟偏斜的意图。该专利申请具体公开了，在一些实例中，例如由于分支的长度和/或沿分支的级(例如，复用器或缓冲器)的原因，在通过时钟树传送时钟信号时，时钟信号可能变得偏斜(例如，时间偏移或相位偏移)。实际上，时钟偏斜的可能性和/或幅度可能随着时钟树的尺寸/深度的增大而增大，随着分支长度的变化的增大而增大，和/或由于集成电路器件的编程的原因而增大。由于至少部分地基于时钟信号而进行操作，因而时钟偏斜可能例如通过降低操作效率和/或增大操作延迟而影响逻辑元件的操作，继而影响集成电路器件的操作。本公开提供了用于通过降低影响操作的时钟偏斜的可能性而改善集成电路器件的操作(例如，操作效率和/或操作延迟)的技术。

然而，本领域技术人员通过大量努力大大减少了FPGA内的时钟偏斜之后，有时会发现，无论将FPGA内时钟偏斜减到多小，FPGA在运行时都有可能出现奇怪的时钟不稳定现象，使得FPGA无法达到更高的时钟频率，从而无法实现更高的性能。

发明内容

本申请的目的在于提供一种现场可编程门阵列的时钟结构及其调整方法，可以降低FPGA核心逻辑电源噪声，从而实现FPGA***更高的性能。

本申请公开了一种现场可编程门阵列的时钟结构，用于将时钟源产生的时钟信号提供给该现场可编程门阵列中的多个用户触发器，所述多个用户触发器和所述时钟结构共用同一个电源网络，所述时钟结构中设置有至少一个延时部件，该延时部件使得所述多个用户触发器之间的时钟偏斜增加，从而使得因所述用户触发器翻转而导致的所述电源网络的电压波动的峰值降低。

在一个优选例中，所述延时部件能够通过程序配置延时大小。

在一个优选例中，所述延时部件是可通过程序配置的缓冲器组。

在一个优选例中，所述延时部件是比顶层金属走线延时更大的底层金属走线。

在一个优选例中，所述现场可编程门阵列包括同一时钟结构驱动的多个时钟子区域，所述多个用户触发器分布在所述多个时钟子区域中，所述延时部件设置在所述时钟结构的时钟子区域之间，用于使得所述多个时钟子区域之间的时钟偏斜增加。

在一个优选例中，所述延时部件设置在所述时钟子区域之内，用于使得位于同一个时钟子区域内的多个用户触发器之间的时钟偏斜增加。

本申请还公开了一种现场可编程门阵列其中包括多个用户触发器和用于向所述用户触发器提供时钟信号的时钟结构，该时钟结构如前文描述。

本申请还公开了一种现场可编程门阵列的时钟结构调整方法该时钟结构用于将时钟源产生的时钟信号提供给该现场可编程门阵列中的多个用户触发器，所述用户触发器和所述时钟结构共用同一个电源网络，该方法包括以下步骤：

在所述时钟结构中设置至少一个延时部件和/或调整所述时钟结构中至少一个延时部件的延时，使得所述多个用户触发器之间的时钟偏斜增加，从而使得因所述用户触发器翻转而导致的所述电源网络的电压波动的峰值降低。

在一个优选例中，所述延时部件是可通过程序配置的缓冲器组；

所述调整所述时钟结构中至少一个延时部件的延时，进一步包括：通过程序配置所述缓冲器组。

在一个优选例中，所述延时部件是比顶层金属走线延时更大的底层金属走线；

所述设置至少一个延时部件，进一步包括：通过程序配置开关器件，使得所述时钟结构中增加一段底层金属走线。

本申请实施方式中，在时钟结构中设置延时部件，使得多个用户触发器之间的时钟偏斜增加，从而使得因用户触发器翻转而导致的电源网络的电压波动的峰值降低。在时钟结构中***的时钟偏斜可以分为粗调和细调两类，从而使得对时钟偏斜的调整更为灵活。粗调可以使用可程序配置的缓冲器组，用于调整各时钟子区域之间的时钟偏斜。细调既可以使用可程序配置的缓冲器组，也可以使用延时较大的底层金属走线，从而实现更为精细的控制。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是本申请一个实施例中***偏斜之前的FPGA时钟结构框图；

图2是本申请一个实施例中***偏斜之后的FPGA时钟结构框图；

图3***时钟偏斜前的翻转电流；

图4***时钟偏斜后的翻转电流。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

用户触发器：是指FPGA中被用户逻辑所使用的触发器。

FPGA:Field Programmable Gate Array，现场可编程门阵列。

DFFs：D type flip-flop，D类型触发器。

Serdes：Serializer-Deserializer，串行器和解串器的简称。

下面概要说明本申请实施方式的部分创新点：

在本申请之前，本领域的技术人员普遍认为时钟偏斜是有害的，因为时钟偏斜会降低操作效率，增大操作延迟，从而影响整个FPGA的操作。所以许多现有技术都致力于尽可能地降低时钟的偏斜，但是申请人发现，虽然整体上来说减低时钟偏斜是有积极效果的，但是，将FPGA内时钟偏斜减小到一定程度后，FPGA在运行时却有可能出现不期望的时钟不稳定现象，使得FPGA无法达到更高的时钟频率，从而无法实现更高的性能。

申请人对这个现象进行了深入的研究，发现FPGA内的时钟偏斜并不是越小越好，有时过小的时钟偏斜反而会有负面效果。具体地说，当数量众多的用户触发器同时翻转的时候，会导致供电电流的瞬时增加。而负责供电的电源网络本身是存在一定内阻的，供电电流的瞬时增加会导致电源网络自身消耗的电压瞬时增加(基于电源网络自身电阻的分压效果)，从而导致电源网络实际输出的供电电压瞬时下降。用户触发器通常是通过时钟信号的上升沿或者下降沿触发的。在大量用户触发器被同时触发的时刻，供电电压的瞬时下降会使得该时刻的上升沿或下降沿变得更平缓，上升沿或下降沿的触发位置实际上会向后偏移，这会导致某些时钟周期变长，某些时钟周期变短，从而使得时钟信号发生抖动。因为在不同的时钟信号上触发的用户触发器的数量是由用户自行配置的用户逻辑决定的，可能有时多，有时少，所以对时钟信号的影响也可能有时大，有时小，这导致了工程师很难发现这个问题背后的本质原因。

申请人的解决方案是在时钟结构中设置延时部件，有意使得多个用户触发器之间的时钟偏斜增加，从而使得因用户触发器翻转而导致的电源网络的电压波动的峰值降低。虽然在时钟结构中设置延时部件这个做法本身在现有技术中也是有的，例如在本申请背景技术中提到的两篇专利中就有，但是设置延时部件的目的却是完全相反的。现有技术设置延时部件的目的是要减小整个时钟结构中的时钟偏斜，而本申请设置延时部件的目的却是要增加整个时钟结构中的时钟偏斜。在时钟偏斜已经很小的时钟结构中，通过设置延时部件增加该时钟结构中的时钟偏斜，这个技术方案是本申请的一个创新，这是破除时钟偏斜越小越好的技术偏见之后才能够想到的，需要付出创造性的劳动。

在时钟结构中***的时钟偏斜可以分为粗调和细调两类，从而使得对时钟偏斜的调整更为灵活。粗调可以使用可程序配置的缓冲器组，可以用于调整各时钟子区域之间的时钟偏斜。细调既可以使用可程序配置的缓冲器组，也可以使用延时较大的底层金属走线，从而实现更为精细的控制。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的第一实施方式涉及一种FPGA的时钟结构，如图1所示，该FPGA的时钟结构用于将时钟源产生的时钟信号提供给该FPGA中的用户触发器，在一个FPGA中有大量的用户触发器，供用户逻辑使用。时钟结构有可被称为时钟树，可以有H树、fishbone等形式。

用户触发器和时钟结构共用同一个电源网络。时钟源也可以称为时钟、晶振、时钟信号发生器等。时钟源可以是设置在FPGA内部的，也可以是设置在FPGA外部的。

该时钟结构中设置有至少一个延时部件，该延时部件使得多个用户触发器之间的时钟偏斜增加，从而使得因众多的用户触发器同时翻转而导致的电源网络的电压波动的峰值降低。这里所称的同时并不一定是数学意义上非常精确的一个时间点，而是工程意义上几乎同时的含义。

延时部件有多种实现方式。延时部件可以是能够通过程序配置延时大小，也可以是固定延时大小的延时。可选地，在一个实施例中，延时部件是可通过程序配置的缓冲器组。可选地，在一个实施例中，延时部件是比顶层金属走线延时更大的底层金属走线。可选地，在另一些实施例中，延时部件也可以是逻辑门，RC单元等等，只要是可以产生延时效果的器件即可。

延时部件在时钟结构中的设置位置也有多种实现方式。可选地，在一个实施例中，一个FPGA包括同一时钟的多个时钟子区域，多个用户触发器分布在多个时钟子区域中。一种延时部件可以设置在时钟结构的时钟子区域之间，用于使得多个时钟子区域之间的时钟偏斜增加。另一种延时部件也可以设置在时钟子区域之内，用于使得位于同一个时钟子区域内的多个用户触发器之间的时钟偏斜增加。在一个FPGA中可以同时设置上述两种延时部件，也可以只设置其中的一种。

本申请的第二实施方式涉及一种FPGA，其中包括用户触发器和用于向用户触发器提供时钟信号的时钟结构，该时钟结构可以是第一实施方式所描述的。FPGA是一种现有技术，除了用户触发器和时钟结构之外，还可以有很多其他的部件和结构，这里不进行详细描述了，可以参考相关的公开出版物。

本申请的第三实施方式涉及一种FPGA的时钟结构调整方法，该时钟结构用于将时钟源产生的时钟信号提供给该FPGA中的多个用户触发器，用户触发器和时钟结构共用同一个电源网络，该方法包括以下步骤：

在时钟结构中设置至少一个延时部件和/或调整时钟结构中至少一个延时部件的延时，使得多个用户触发器之间的时钟偏斜增加，从而使得因用户触发器翻转而导致的电源网络的电压波动的峰值降低。

可选地，在一个实施例中，延时部件是可通过程序配置的缓冲器组。可以通过程序配置缓冲器组，实现对时钟结构中至少一个延时部件的延时调整。

可选地，在一个实施例中，延时部件是比顶层金属走线延时更大的底层金属走线。可以通过程序配置开关器件，使得时钟结构中增加一段底层金属走线，从而实现对至少一个延时部件的设置。例如，可以预先设置两段不同延时大小的金属走线，通过一个开关器件可以选择哪一段金属走线被时钟结构使用，可以根据需要通过程序配置开关器件，在必要时使得延时较大的金属走线被时钟结构使用，从而增加时钟偏斜。

各种延时部件对用户触发器之间的时钟偏斜的调整可以单独使用，也可以组合使用，例如，在一个实施例中，可以同时使用缓冲器组和底层金属走线来增加用户触发器之间的时钟偏斜。

为了能够更好地理解本申请的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

一个实施例中，FPGA时钟结构见图1。根据FPGA器件规模可以划分为多个本地时钟子区域⑨，各时钟子区域⑨中有输入输出缓冲器、锁相环、Serdes等硬核，这些硬核输出时钟进入多路转换器③，经过多级串接进入⑤中心多路转换器，缓冲器组⑦由位于芯片中心的中心多路转换器驱动，缓冲器组⑦驱动总线⑧以驱动时钟区域⑨中的用户逻辑。本地时钟子区域⑨的数量根据FPGA器件规模划分，可以是大于或等于2的任意数值。图1中的9-0-0、9-0-1、9-1-0、……、9-3-1等是不同时钟子区域的编号。

图2示出了在图1的FPGA时钟结构中***时钟偏斜(Skew)来优化电源噪声的方案。

在时钟结构中可以增加粗调和细调两种延时部件，每种延时部件都可以多级调节。

可选地，在调整本地时钟子区域⑨相互之间时钟的时钟偏斜时，可以使用调整区间大和精度粗的缓冲器组⑦。优选地，缓冲器组⑦可以通过程序配置，本地时钟子区域⑨相互之间时钟的时钟偏斜可以通过配置缓冲器组⑦实现。应用中根据性能需求同一行的9-0-0、9-0-1的延时可以设置为相同，也可以不同。同一列的9-0-0、9-1-0的延时可以设置为相同，也可以不同。通过程序配置的缓冲器组⑩调整子区域时钟之间的时钟偏斜，可以进一步优化本地时钟子区域⑨内部的逻辑翻转噪声。

可选地，在调整本地时钟子区域⑨内部时钟的时钟偏斜时，可以使用调整区间小和精度细的缓冲器组⑩。

可选地，在调整本地时钟子区域⑨内部时钟的时钟偏斜时，还可以使用延时较大(与顶层金属走线相比)的底层金属走线。底层金属走线可以单独使用，也可以和缓冲器组组合使用。

FPGA时钟结构中通过增加延时部件，***时钟偏斜，效果是显著的，可以通过比较图3和图4明显看出。

图3所示为***时钟偏斜前的翻转电流，两个时钟子区域⑨之间的时钟偏斜小到可以忽略，时钟近似同沿，两个区域中的用户逻辑由时钟沿触发同时翻转，电流尖峰出现在同一时刻。总电流是两者的和，尖峰是两者的叠加，在电源网络上产生较大的最大瞬态电压跌落。图中的Ipwr是电源电流的缩写，CLK是时钟的缩写，Ipwr_total代表总的电流。

图4所示为***时钟偏斜后的翻转电流，2个时钟子区域⑨之间的时钟沿错开，两个区域中的用户逻辑由时钟沿分别触发翻转，电流尖峰出现在不同时间点。总电流是两者的和，尖峰的叠加也分时出现，在电源网络上产生相对小的最大瞬态电压跌落。如果在时钟子区域⑨内部***精细的时钟偏斜调整，可以进一步电源网络上最大瞬态电压跌落。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

本说明书包括本文所描述的各种实施例的组合。对“一个实施例”或特定实施例等的单独提及不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的上述公开内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims (9)

1.一种现场可编程门阵列的时钟结构，用于将时钟源产生的时钟信号提供给该现场可编程门阵列中的多个用户逻辑，每个用户逻辑包括多个用户触发器，所述用户触发器是被用户逻辑所使用的触发器，所述多个用户逻辑和所述时钟结构共用同一个电源网络，其特征在于，

所述时钟结构中设置有至少一个延时部件，所述现场可编程门阵列包括同一时钟源驱动的多个时钟子区域，每个时钟子区域中包括至少一个用户逻辑，所述延时部件设置在所述时钟结构的时钟子区域之间，用于使得所述多个时钟子区域之间的时钟偏斜增加，使得不同时钟子区域中的用户逻辑由时钟沿分别触发翻转，从而使得因所述多个用户逻辑的用户触发器同时翻转而导致的所述电源网络的电压波动的峰值降低。

2.如权利要求1所述的现场可编程门阵列的时钟结构，其特征在于，所述延时部件能够通过程序配置延时大小。

3.如权利要求2所述的现场可编程门阵列的时钟结构，其特征在于，所述延时部件是可通过程序配置的缓冲器组。

4.如权利要求1所述的现场可编程门阵列的时钟结构，其特征在于，所述延时部件是比顶层金属走线延时更大的底层金属走线。

5.如权利要求1所述的现场可编程门阵列的时钟结构，其特征在于，所述延时部件设置在所述时钟子区域之内，用于使得位于同一个时钟子区域内的多个用户触发器之间的时钟偏斜增加。

6.一种现场可编程门阵列，其特征在于，其中包括多个用户触发器和用于向所述用户触发器提供时钟信号的时钟结构，该时钟结构如权利要求1-5中任意一项所述。

7.一种现场可编程门阵列的时钟结构调整方法，该时钟结构用于将时钟源产生的时钟信号提供给该现场可编程门阵列中的多个用户逻辑，每个用户逻辑包括多个触发器，所述用户触发器是被用户逻辑所使用的触发器，所述用户逻辑和所述时钟结构共用同一个电源网络，其特征在于，所述现场可编程门阵列包括同一时钟源驱动的多个时钟子区域，每个时钟子区域中包括至少一个用户逻辑，该方法包括以下步骤：

在所述时钟结构中设置至少一个延时部件和/或调整所述时钟结构中至少一个延时部件的延时，所述延时部件设置在所述时钟结构的时钟子区域之间，用于使得所述多个时钟子区域之间的时钟偏斜增加，使得不同时钟子区域中的用户逻辑由时钟沿分别触发翻转，从而使得因所述多个用户逻辑的用户触发器同时翻转而导致的所述电源网络的电压波动的峰值降低。

8.如权利要求7所述的现场可编程门阵列的时钟结构调整方法，其特征在于，所述延时部件是可通过程序配置的缓冲器组；

所述调整所述时钟结构中至少一个延时部件的延时，进一步包括：通过程序配置所述缓冲器组。

9.如权利要求7所述的现场可编程门阵列的时钟结构调整方法，其特征在于，所述延时部件是比顶层金属走线延时更大的底层金属走线；

所述设置至少一个延时部件，进一步包括：通过程序配置开关器件，使得所述时钟结构中增加一段底层金属走线。

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