CN111816107A - 移位寄存器单元、栅极驱动电路及其方法、显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及其方法、显示装置 Download PDF

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Abstract

本公开提供了一种移位寄存器单元、一种栅极驱动电路及其补偿方法和驱动方法以及一种显示装置。所述一种移位寄存器单元包括：移位寄存器电路，具有检测节点，所述移位寄存器电路配置为接收输入信号和时钟信号，并在输入信号的控制下基于时钟信号产生输出信号；以及检测电路，连接至所述移位寄存器电路的检测节点，所述检测电路配置为基于检测节点的电位产生检测信号。

Description

移位寄存器单元、栅极驱动电路及其方法、显示装置
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元、一种栅极驱动电路及其补偿方法和驱动方法以及一种显示装置。
背景技术
传统的显示装置中，栅极驱动电路包括多级移位寄存器单元，每级移位寄存器单元产生的输出信号用于驱动显示面板上相应行的像素单元。由于制造工艺等因素，移位寄存器单元中的某个或某些节点的电压会出现异常，导致输出信号异常，从而影响显示。
发明内容
本公开的实施例提出了一种移位寄存器单元、一种栅极驱动电路及其补偿方法和驱动方法以及一种显示装置，使得能够实现对栅极驱动电路中移位寄存器单元内部节点的电位异常的检测。
根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：
移位寄存器电路，具有检测节点，所述移位寄存器电路配置为接收输入信号和时钟信号，并在输入信号的控制下基于时钟信号产生输出信号；以及
检测电路，连接至所述移位寄存器电路的检测节点，所述检测电路配置为基于检测节点的电位产生检测信号。
例如，所述检测电路包括：
采样和保持子电路，连接至所述检测节点，配置为对所述检测节点的电位进行采样和保持，以得到采样信号；以及
模数转换子电路，配置为对来自采样和保持子电路的采样信号进行模数转换，以得到检测信号。
例如，所述检测电路还包括：
开关子电路，连接在所述采样和保持子电路与所述检测节点之间，配置为在开关信号的控制下将采样和保持子电路与所述检测节点连接或断开。
例如，所述检测节点为多个，所述检测电路的数目与检测节点的数目相同，每个检测电路连接相应的检测节点并且配置为基于所连接的检测节点的电位产生相应的检测信号。
例如，所述移位寄存器电路包括：
输入子电路，连接至所述移位寄存器电路的上拉节点和输入信号端，所述输入子电路配置为从所述输入信号端接收输入信号并将所述输入信号输出至所述上拉节点；
输出子电路，连接至所述上拉节点以及所述移位寄存器电路的时钟信号端和输出信号端，所述输出子电路配置为从所述时钟信号端接收时钟信号，并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；
下拉子电路，连接至所述输出信号端和所述移位寄存器电路的下拉节点，所述下拉子电路配置为在所述下拉节点的电位的控制下控制所述输出信号端的电位；以及
下拉控制子电路，连接至所述上拉节点、所述下拉节点和电源信号端，所述下拉控制子电路配置为在所述上拉节点和电源信号端的电位的控制下控制所述下拉节点的电位。
例如，所述检测节点包括所述移位寄存器电路的下拉节点和输出信号端中的至少一个。
根据本公开实施例的另一方面，提供了一种栅极驱动电路，包括：
N级级联的移位寄存器单元，所述N级级联的移位寄存器单元中的至少一个移位寄存器单元作为被测单元，其中N为大于1的整数；
每个被测单元的相邻处设置有至少一个由上述的移位寄存器单元实现的检测单元，每个被测单元与相邻的检测单元的移位寄存器电路的结构相同并且除了输出信号端以外的信号端连接方式相同。
例如，以输出信号端作为检测节点的检测单元设置在第N级移位寄存器单元的下级，或者设置在第1级移位寄存器单元的上级。
例如，每个检测单元的移位寄存器电路的输出信号端连接相应的负载电路，每个检测单元所连接的负载电路与相邻的被测单元所连接的负载电路具有相同的结构。
例如，所述被测单元为多个，所述多个被测单元分别位于所述N级中的首部、中部和尾部。
根据本公开实施例的另一方面，提供了一种显示装置，包括上述栅极驱动电路。
例如，所述显示装置还包括：多行像素单元，分别与所述栅极驱动电路的多个输出信号端相连，其中每个检测单元的输出信号端连接到与相应的被测单元的输出信号端所连接的像素单元行相邻的像素单元行。
例如，所述多行像素单元包括多行显示像素单元和多行辅助像素单元，其中以输出信号端作为检测节点的检测单元的信号输出端连接至相应的辅助像素单元行。
根据本公开实施例的另一方面，提供了一种应用于上述栅极驱动电路的补偿方法，包括：
从所述栅极驱动电路的检测单元接收检测信号以从检测信号中获得检测节点的电位；以及
根据所述检测节点的电位来调整用于对所述检测节点的电位进行控制的信号端的电位。
例如，所述从所述栅极驱动电路的检测单元接收检测信号以从检测信号中获得检测节点的电位包括：
在第一时刻从所述栅极驱动电路的检测单元接收检测信号以从接收到的检测信号中获得所述检测节点在第一时刻的电位；以及
在第二时刻从所述栅极驱动电路的检测单元接收检测信号以从接收到的检测信号中获得所述检测节点在第二时刻的电位。
例如，所述检测单元为一个，所述根据检测节点的电位来调整用于控制所述检测节点的电位的信号端的电位包括：
计算所述检测节点在第一时刻的电位与在第二时刻的电位的差值；以及
基于所述差值来调整用于控制所述检测节点的电位的信号端的电位。
例如，所述检测单元为多个，每个检测单元包括一种或多种检测节点，所述根据所述检测节点的电位来调整用于对所述检测节点的电位进行控制的信号端的电位包括：针对每一种检测节点，
计算每个检测单元的该种检测节点在第一时刻的电位与在第二时刻的电位的差值；
对多个检测单元的所述差值求平均，以得到差值的平均值；以及
基于所述差值的平均值来调整每个检测单元的用于对该种检测节点的电位进行控制的信号端的电位。
例如，所述根据检测节点的电位来调整用于控制所述检测节点的电位的信号端的电位还包括：
在对多个检测单元的所述差值求平均之前，判断从每个检测单元获得的检测节点的电位是否超出预设范围，如果是，则判定从所述检测单元获得的检测节点的电位为异常值并去除所述异常值。
例如，如果检测节点为所述移位寄存器电路的下拉节点，则以所述移位寄存器电路中的电源信号端作为用于对所述检测节点的电位进行控制的信号端；如果检测节点为所述移位寄存器电路的输出信号端，则以所述移位寄存器电路的时钟信号端作为用于对所述检测节点的电位进行控制的信号端。
附图说明
图1示出了根据本公开一实施例的移位寄存器单元的示意框图。
图2示出了根据本公开实施例的移位寄存器单元的检测电路的示意框图。
图3示出了根据本公开另一实施例的移位寄存器单元的示意框图。
图4示出了根据本公开实施例的栅极驱动电路的示意图。
图5A示出了根据本公开实施例的未添加检测单元的栅极驱动电路的结构示意图。
图5B示出了根据本公开实施例的已添加检测单元的栅极驱动电路的结构示意图。
图6A示出了图5B的栅极驱动电路中奇数级移位寄存器单元的电路图。
图6B示出了图6A的移位寄存器单元的相邻检测单元的一个示例的电路图。
图6C示出了图6A的移位寄存器单元的相邻检测单元的另一示例的电路图。
图7A示出了图5B的栅极驱动电路中偶数级移位寄存器单元的示例电路图。
图7B示出了图7A的移位寄存器单元的相邻检测单元的示例电路图。
图8A示出了根据本公开一实施例的显示装置的示意图。
图8B示出了根据本公开另一实施例的显示装置的示意图。
图9示出了根据本公开实施例的应用于栅极驱动电路的补偿方法的流程图。
图10示出了根据本公开实施例的应用于栅极驱动电路的补偿方法的一个示例的流程图。
图11示出了根据本公开实施例的应用于栅极驱动电路的补偿方法的另一示例的流程图。
图12示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。
图13示出了根据本公开实施例的栅极驱动电路的驱动方法的信号时序图。
具体实施方式
虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此描述之前应了解本领域的普通技术人员可修改本文中所描述的公开，同时获得本公开的技术效果。因此，须了解以上的描述对本领域的普通技术人员而言为一广泛的揭示，且其内容不在于限制本公开所描述的示例性实施例。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。在其他情况下，公知的结构和装置以图示的方式体现以简化附图。
本公开的实施例提出了一种移位寄存器单元、一种栅极驱动电路及其补偿方法和驱动方法以及一种显示装置，使得能够实现对栅极驱动电路中移位寄存器单元内部节点的电位异常的检测。
图1示出了根据本公开一实施例的移位寄存器单元的示意框图。
如图1所示，移位寄存器单元100包括检测电路110和移位寄存器电路120。
移位寄存器电路120具有检测节点P。检测节点P可以是移位寄存器电路120内的任意节点，例如但不限于上拉节点、下拉节点、输出信号端等等。如图1所示，移位寄存器电路120可以从输入端IN接收输入信号，从时钟信号端CLK接收时钟信号，并在输入信号的控制下基于时钟信号产生输出信号以输出至输出信号端OUT。
检测电路110连接至移位寄存器电路110的检测节点P。检测电路110可以基于检测节点P的电位产生检测信号。
本公开实施例的移位寄存器单元100可以作为检测单元分布在栅极驱动电路中，通过利用检测电路110获取检测单元内的检测节点的电位，能够获取栅极驱动电路中相应移位寄存器单元的相应节点的电位，从而能够实现对栅极驱动电路内移位寄存器单元的节点电位异常的检测。
图2示出了根据本公开实施例的移位寄存器单元的检测电路的示意框图。如图2所示，检测电路可以包括采样和保持子电路111和模数转换子电路112。
采样和保持子电路111可以实现为采样和保持器。采样和保持子电路111连接至上述检测节点P，采样和保持子电路111可以对检测节点P的电位进行采样和保持，以得到采样信号。模数转换子电路112可以实现为模数转换器ADC。模数转换子电路112对来自采样和保持子电路111的采样信号进行模数转换，以得到检测信号。检测信号可以在检测信号端Test被输出，以用于后续进行异常电位的检测和补偿。
在一些实施例中，检测电路还可以包括开关子电路113。开关子电路113连接采样和保持子电路112与检测节点P之间，可以在开关信号的控制下将采样和保持子电路112与检测节点P连接或断开。开关子电路113可以实现为控制开关。通过设置开关子电路113，可以根据需要来采集检测节点P的电位，以实现更灵活的数据采集。
图3示出了根据本公开另一实施例的移位寄存器单元的示意框图。
如图3所示，移位寄存器单元200包括检测电路210和移位寄存器电路220。
检测电路210可以具有以上参考图2描述的结构，在此不再赘述。
移位寄存器电路220包括输入子电路221、输出子电路222、下拉子电路223和下拉控制子电路224。输入子电路221连接至上拉节点PU和输入信号端IN。输入子电路221可以从输入信号端IN接收输入信号并将输入信号输出至上拉节点PU。输出子电路222连接至上拉节点PU、时钟信号端CLK和输出信号端OUT。输出子电路222可以从时钟信号端CLK接收时钟信号，并在上拉节点PU的电位的控制下基于所接收的时钟信号向输出信号端OUT提供输出信号。下拉子电路223连接至输出信号端OUT和下拉节点PD。下拉子电路223可以在下拉节点PD的电位的控制下控制输出信号端OUT的电位。下拉控制子电路224连接至上拉节点PU、下拉节点PD和电源信号端VDD。下拉控制子电路224可以在上拉节点PU和电源信号端VDD的电位的控制下控制下拉节点PD的电位。
在图3中，以下拉节点PD作为检测节点，检测电路210连接至下拉节点PD，从而可以基于下拉节点PD的电位产生检测信号以在检测信号端Test输出。产生的检测信号可以用于调整电源信号端VDD的电位。当然，检测节点的数目不限于一个，也可以是多个。例如，检测节点可以包括下拉节点PD和输出信号端OUT。检测电路210的数目与检测节点的数目相同，每个检测电路210连接相应的检测节点，以基于所连接的检测节点的电位产生相应的检测信号，下文将对此进行详细描述。
图4示出了根据本公开实施例的栅极驱动电路的示意图。
如图4所示，栅极驱动电路300包括N级级联的移位寄存器单元GOA<1>，GOA<2>，...，GOA<N>，其中N为大于1的整数。移位寄存器单元GOA<1>，GOA<2>，...，GOA<N>中的至少一个作为被测单元，其相邻处设置有至少一个以上参考图1至图3描述的移位寄存器单元作为检测单元。
例如，在图4中以移位寄存器单元GOA<1>、GOA<n>和GOA<N>作为被测单元，其中n为整数，1≤n≤N。在移位寄存器单元GOA<1>的下级设置检测单元T<1>，在移位寄存器单元GOA<n>的下级设置检测单元T<n>，在移位寄存器单元GOA<N>的下级设置检测单元T<N1>和T<N2>。然而本公开的实施例不限于此，可以根据需要来选择移位寄存器单元GOA<1>，GOA<2>，...，GOA<N>中的任意一个或多个作为被测单元。作为示例，可以选择位于所述N级的中部的移位寄存器单元作为被测单元，例如在N＝4320的情况下，可以分别在移位寄存器单元GOA<2021>和GOA<2022>的下级设置检测单元。作为另一示例，可以选择分别位于所述N级的首部、中部、尾部的级移位寄存器单元作为被测单元，例如同样在N＝4320的情况下，可以分别在移位寄存器单元GOA<10>、GOA<2022>和GOA<4309>的下级设置检测单元。
检测单元T<1>提供输出信号OUT_T<1>和关于移位寄存器单元GOA<1>的检测信号Test<1>；检测单元T<n>提供输出信号OUT_T<n>和关于移位寄存器单元GOA<n>的检测信号Test<n>；检测单元T<N1>提供输出信号OUT_T<N1>和关于移位寄存器单元GOA<N>的检测信号Test<N1>；检测单元T<N2>提供输出信号OUT_T<N2>和关于移位寄存器单元GOA<N>的检测信号Test<N2>。
虽然以上实施例中将检测单元设置在被测单元的下级，然而本公开实施例不限于此，在一些实施例中也可以将检测单元设置在被测单元的上级。
图4中的每个被测单元与相邻的检测单元的移位寄存器电路的结构相同，并且除了输出信号端以外的信号端连接方式相同。例如，检测单元T<1>的移位寄存器电路与移位寄存器单元GOA<1>结构相同，并且除了输出信号端以外的其他信号端的连接方式也相同。检测单元T<n>的移位寄存器电路与移位寄存器单元GOA<n>结构相同，并且除了输出信号端以外的其他信号端的连接方式也相同。检测单元T<N1>和T<N2>各自的移位寄存器电路与移位寄存器单元GOA<N>结构相同，并且除了输出信号端以外的其他信号端的连接方式也相同。下文将对此进行详细描述。
在一些实施例中，如果检测单元的检测节点(例如图4中的检测单元T<N1>和T<N2>)包括输出信号端，则可以将这样的检测单元设置移位寄存器单元GOA<N>的下级或者设置在移位寄存器单元GOA<1>的上级，例如图4中检测单元T<N1>和T<N2>设置在移位寄存器单元GOA<N>的下级。通过这种方式，可以避免由于在检测单元T<N1>和T<N2>的输出信号端处采集检测信号而对显示造成影响。当然，如果检测单元的检测节点中不包含输出信号端，则可以根据需要设置在N级移位寄存器单元中任意移位寄存器单元的上级或下级，而不对显示造成影响。
下文将参考图5A至图7B进一步对本公开实施例的栅极驱动电路进行详细描述。
图5A示出了根据本公开实施例的未添加检测单元的栅极驱动电路的结构示意图。图5B示出了根据本公开实施例的已添加检测单元的栅极驱动电路的结构示意图。
如图5A所示，栅极驱动电路包括N级级联的移位寄存器单元GOA，为了简明起见，图5A仅示出了其中的六级移位寄存器单元GOA<n-2>至GOA<n+3>，其余移位寄存器单元以同样的方式六个一组来连接。图5A中移位寄存器单元GOA<n-2>、GOA<n>和GOA<n+2>作为奇数级移位寄存器单元具有相同的电路结构，移位寄存器单元GOA<n-1>、GOA<n+1>和GOA<n+3>作为偶数级移位寄存器单元具有相同的电路结构。本领域技术人员应清楚，这里所谓偶数和奇数是为了便于描述，二者是可以互换使用的。
如图5A所示，每个奇数级移位寄存器单元的第一控制信号端Ctr1连接为接收第一控制信号OE，第二控制信号端Ctr2连接为接收第二控制信号CLKA，电源信号端VDD2连接为接收电源信号VDD_A。每个偶数级移位寄存器单元的电源信号端VDD2连接为接收电源信号VDD_B。移位寄存器单元GOA<n>和GOA<n+1>的输入信号端IN连接到移位寄存器单元GOA<n-2>的控制输出端CR，移位寄存器单元GOA<n>和GOA<n+1>的复位信号端RST连接到移位寄存器单元GOA<n+4>的控制输出端CR。
图5A中采用时钟信号CLKD1、CLKD3、CLKD5、CLKE1、CLKE2、CLKE3、CLKE4、CLKE5和CLKE6来控制每组六个移位寄存器单元，其中移位寄存器单元GOA<n-2>的第一时钟信号端CLKD连接为接收时钟信号CLKD1，第二时钟信号端CLKE连接为接收时钟信号CLKE1；移位寄存器单元GOA<n-1>的第二时钟信号端CLKE连接为接收时钟信号CLKE2，以此类推，在此不再赘述。
在图5A的栅极驱动电路中可以设置检测单元T。
例如，如图5B所示，以移位寄存器单元GOA<n>作为被测单元，在其下一级设置了检测单元T<n>以提供输出信号OUT_T<n>和检测信号Test<n>。检测单元T<n>可以由以上参考图1至图3描述的移位寄存器单元来实现，具有移位寄存器电路和检测电路。检测单元T<n>的移位寄存器电路与移位寄存器单元GOA<n>具有相同的结构，并且除了输出信号端以外其他信号端的连接方式相同。如图5B所示，检测单元T<n>的第一控制信号端Ctr1、第二控制信号端Ctr2、电源信号端VDD2、第一时钟信号端CLKD、第二时钟信号端CLKE、输入信号端IN和控制输出端CR的连接方式均与移位寄存器单元GOA<n>相同。GOA<n>的输出信号端可以连接到负载电路，检测单元T<n>的输出信号端可以连接到与所述负载电路相同的另一负载电路。另外，GOA<n>的输出信号端可以连接到显示面板上相应的一行像素单元，检测单元T<n>的输出信号端可以连接到所述一行像素单元的下一行像素单元。
虽然在图5B中以一个检测单元T<n>为例进行了描述，然而本领域技术人员应清楚这是示例性的，可以根据需要将其他移位寄存器单元作为被测单元并在其相邻处设置相应的检测单元，例如也可以将移位寄存器单元GOA<n+1>作为被测单元并在其下一级设置检测单元T<n+1>，在此不再赘述。
图6A示出了图5B的栅极驱动电路中奇数级移位寄存器单元(例如移位寄存器单元GOA<n-2>、GOA<n>和GOA<n+2>)的电路图。
如图6A所示，移位寄存器单元包括输入子电路321、输出子电路322、下拉子电路323和下拉控制子电路324。
输入子电路321连接至上拉节点PU和输入信号端IN。输入子电路321可以从输入信号端IN接收输入信号并将输入信号输出至上拉节点PU。在图6A中，输入子电路321包括晶体管M6，晶体管M6的栅极连接到输入信号端IN，第一极连接到第一电源信号端VDD1，第二极连接到上拉节点PU。
输出子电路322连接至上拉节点PU、第一时钟信号端CLKD、第二时钟信号端CLKE、控制输出端CR、第一输出信号端OUT1、第二输出信号端OUT2。输出子电路322可以在上拉节点PU的电位的控制下基于第一时钟信号CLKD端的信号产生控制输出信号以在控制输出端CR输出，并基于第二时钟信号端CLKE的信号产生第一输出信号以在第一输出信号端OUT1输出。在一些实施例中，输出子电路322还可以基于第三时钟信号端CLKF的信号产生第二输出信号以在第二输出信号端OUT2输出。在图6A中，输出子电路322包括晶体管M16、M19和M22以及电容C2和C3。晶体管M16、M19和M22的栅极均连接到上拉节点PU。晶体管M16的第一极连接到第一时钟信号端CLKD，第二极连接到控制输出端CR。晶体管M19的第一极连接到第二时钟信号端CLKE，第二极连接到第一输出信号端OUT1。晶体管M22的第一极连接到第三时钟信号端CLKF，第二极连接到第二输出信号端OUT2。电容C2的一端连接到晶体管M19的栅极，另一端连接到第一输出信号端OUT1。电容C3的一端连接到晶体管M22的栅极，另一端连接到第二输出信号端OUT2。
下拉子电路323连接至控制输出端CR、第一输出信号端OUT1、第二输出信号端OUT2、第一下拉节点PD1、第二下拉节点PD2、第一参考信号端VGL1和第二参考信号端VGL2。下拉子电路323可以在第一下拉节点PD1和第二下拉节点PD2的电位的控制下将控制输出端CR、第一输出信号端OUT1、第二输出信号端OUT2的电位下拉至参考电平。在图6A中，下拉子电路323包括晶体管M17、M18、M20、M21、M23和M24，其中晶体管M17、M20和M23的栅极连接到第一下拉节点PD1，晶体管M18、M21和M24的栅极连接到第二下拉节点PD2。晶体管M17和M18的第一极连接到第一参考信号端VGL1，第二极连接到控制输出端CR。晶体管M20和M21的第一极连接到第二参考信号端VGL2，第二极连接到第一输出信号端OUT1。晶体管M23和M24的第一极连接到第二参考信号端VGL2，第二极连接到第二输出信号端OUT2。
下拉控制子电路324连接至上拉节点PU、第一下拉节点PD1和第二电源信号端VDD2。下拉控制子电路324可以在上拉节点PU和第二电源信号端VDD2的电位的控制下控制第一下拉节点PD1的电位。在图6A中，下拉控制子电路324包括晶体管M9和M10。晶体管M9的栅极和第一极连接到第二电源信号端VDD2，第二极连接到第一下拉节点PD1。晶体管M10的栅极连接到上拉节点PU，第一极连接到第一参考信号端VGL1，第二极连接到第一下拉节点PD1。
第一输出信号端OUT1连接到第一负载电路327，第二输出信号端OUT2连接到第二负载电路328。如图6A所示，第一负载电路327包括并联在第一输出信号端OUT1与接地端GND之间的电容Cs1和电阻Rs1，第二负载电路328包括并联在第二输出信号端OUT2与接地端GND之间的电容Cs2和电阻Rs2。
图6A的移位寄存器单元还可以包括用于进行随机感测的第一感测控制子电路325和第二感测控制子电路326。第一感测控制子电路325包括晶体管M1、M2、M3、M4和M5以及电容C1。晶体管M1的栅极连接到第一控制信号端Ctrl，第一极连接到控制输出端CR，第二极连接到节点H。晶体管M2的栅极连接到节点H，第一极连接到第二控制信号端Ctr2，第二极连接到节点N。晶体管T3的栅极连接到第一下拉节点PD1，第一极连接到第一参考信号端VGL1，第二极连接到节点N。晶体管M4的栅极连接到第二下拉节点PD2，第一极连接到第一参考信号端VGL1，第二极连接到节点N。晶体管M5的栅极连接到节点N，第一极连接到第一电源信号端VDD1，第二极连接到上拉节点PU。电容C1的一端连接到节点H，另一端连接到节点N。第二感测控制子电路326包括晶体管M13和M14。晶体管M13的栅极连接到第二控制信号端Ctr2，第一极连接到第一下拉节点PD1，第二极连接到晶体管M14的第二极。晶体管M14的栅极连接到节点H，第一极连接到第一参考信号端VGL1。
图6A的移位寄存器单元还可以包括用于将上拉节点PU复位的复位电路，所述复位电路包括晶体管M7和M8，晶体管M7的栅极连接总复位信号端TRST，第一极连接到第一参考信号端VGL1，第二极连接到上拉节点PU。晶体管M8的栅极连接到复位信号端RST，第一极连接到上拉节点PU，第二极连接到第一参考信号端VGL1。
图6A的移位寄存器单元还可以包括用于在第一下拉节点PD1和第二下拉节点PD2的控制下对上拉节点PU进行下拉的第二下拉子电路，该第二下拉子电路包括晶体管M11和M12。晶体管M11的栅极连接到第二下拉节点PD2，第一极连接到第一参考信号端VGL1，第二极连接到上拉节点PU。晶体管M12的栅极连接到第一下拉节点PD1，第一极连接到第一参考信号端VGL1，第二极连接到上拉节点PU。
图6A的移位寄存器单元还可以包括晶体管M15，用于在输入信号端IN高电平时使第一下拉节点PD1保持低电平。晶体管M15的栅极连接到输入信号端IN，第一极连接到第一参考信号端VGL1，第二极连接到第一下拉节点PD1。
从图6A可以看出，第一下拉节点PD1的电位异常会导致输出信号异常。例如，晶体管M9长期工作在正偏压下会导致晶体管M9的阈值电压VTH会逐渐往正向偏移，如果晶体管M9的阈值电压VTH正向偏移大到使第一下拉节点PD1的电压不足以使晶体管M17、M20和M23导通，输出信号端OUT1和OUT2的电平将无法被拉低，从而导致积累的噪声无法被消除，使得输出信号异常。因此期望能够检测到第一下拉节点PD1处的电位异常，并相应地调整第二电源信号端VDD2的电平，使得第一下拉节点PD1的电位回到正常范围内。
类似地，图6A中的第一输出信号端OUT1和第二输出信号端OUT2的电位异常也会导致输出信号的异常，因此期望能够检测到这种电位异常，并相应地调整时钟信号端CLKE和CLKF的电位，使得第一输出信号端OUT1和第二输出信号端OUT2的电位回到正常范围。
图6B示出了图6A的移位寄存器单元的相邻检测单元的一个示例的电路图。例如，假设在图5B中移位寄存器单元GOA<n>具有如图6A所示的结构，则检测单元T<n>可以具有如图6B所示的结构。
如图6B所示，作为检测单元的移位寄存器单元包括移位寄存器电路和检测电路410，所述移位寄存器电路的结构与图6A中作为被测单元的移位寄存器电路相同。例如，图6B所示的检测单元的移位寄存器电路包括输入子电路421、输出子电路422、下拉子电路423和下拉控制子电路424，分别与图6A的输入子电路321、输出子电路322、下拉子电路323和下拉控制子电路324具有相同的结构。另外，图6B所示的检测单元的移位寄存器电路包括第一感测控制子电路425和第二感测控制子电路426，分别与图6A的第一感测控制子电路325和第二感测控制子电路326具有相同的结构。除此之外，图6B所示的检测单元的移位寄存器电路还包括与图6A相同结构的复位电路(包括晶体管M7和M8)、第二下拉子电路(包括晶体管M11和M12)和晶体管M15。
检测电路410连接至第一下拉节点PD1，可以根据第一下拉节点PD1的电位产生检测信号以输出至检测信号端Test。
图6B的检测单元的第一输出信号端OUT1连接到第一负载电路427，第二输出信号端OUT2连接到第二负载电路428。图6B的第一负载电路427与图6A的第一负载电路327具有相同的结构，图6B的第二负载电路428与图6A的第二负载电路328具有相同的结构。
由于检测单元(例如图5B中的检测单元T<n>)的移位寄存器电路与其相邻的被测单元(例如图5B中的移位寄存器单元GOA<n>)具有相同的结构和信号端连接，使得检测单元内的检测节点的电平能够体现其相邻被测单元内相应检测节点的电平(例如，检测单元T<n>的第一下拉节点PD1的电平能够体现移位寄存器单元GOA<n>的第一下拉节点PD1的电平)，据此可以调整移位寄存器单元的相应信号端(例如调整第二电源信号端VDD2)的电平。
图6C示出了图6A的移位寄存器单元的相邻检测单元的另一示例的电路图。
图6C的检测单元的结构与图6B类似，区别至少在于图6C的检测单元包括三个检测电路，分别为检测电路510A、510B和510C。为了简明起见，下面主要对区别部分进行详细描述。
如图6C所示，检测电路510A连接到第一下拉节点PD1，可以根据第一下拉节点PD1的电位产生第一检测信号以输出至检测信号端TestA。检测电路510B连接到第一输出信号端OUT1，可以根据第一输出信号端OUT1的电位产生第二检测信号以输出至检测信号端TestB。检测电路510C连接到第二输出信号端OUT2，可以根据第二输出信号端OUT2的电位产生第三检测信号以输出至检测信号端TestC。
图7A示出了图5B的栅极驱动电路中的偶数级移位寄存器单元(例如移位寄存器单元GOA<n-1>、GOA<n+1>和GOA<n+3>)的示例电路图。
如图7A所示，移位寄存器单元包括输入子电路521、输出子电路522、下拉子电路523和下拉控制子电路524。
输入子电路521连接至上拉节点PU和输入信号端IN。输入子电路521可以从输入信号端IN接收输入信号并将输入信号输出至上拉节点PU。在图7A中，输入子电路521包括晶体管M26，晶体管M26的栅极连接到输入信号端IN，第一极连接到第一电源信号端VDD1，第二极连接到上拉节点PU。
输出子电路522连接至上拉节点PU、第二时钟信号端CLKE、第一输出信号端OUT1、第二输出信号端OUT2。输出子电路522可以在上拉节点PU的电位的控制下基于第二时钟信号端CLKE的信号产生第一输出信号以在第一输出信号端OUT1输出。在一些实施例中，输出子电路522还可以基于第三时钟信号端CLKF的信号产生第二输出信号以在第二输出信号端OUT2输出。在图7A中，输出子电路522包括晶体管M36和M39以及电容C4和C5。晶体管M36和M39的栅极均连接到上拉节点PU。晶体管M36的第一极连接到第二时钟信号端CLKE，第二极连接到第一输出信号端OUT1。晶体管M39的第一极连接到第三时钟信号端CLKF，第二极连接到第二输出信号端OUT2。电容C4的一端连接到晶体管M36的栅极，另一端连接到第一输出信号端OUT1。电容C5的一端连接到晶体管M39的栅极，另一端连接到第二输出信号端OUT2。
下拉子电路523连接至第一输出信号端OUT1、第二输出信号端OUT2、第一下拉节点PD1、第二下拉节点PD2和第二参考信号端VGL2。下拉子电路523可以第一下拉节点PD1和第二下拉节点PD2的电位的控制下将第一输出信号端OUT1和第二输出信号端OUT2的电位下拉至参电平。在图7A中，下拉子电路523包括晶体管M37、M38、M40和M41，其中晶体管M38和M41的栅极连接到第一下拉节点PD1，晶体管M37和M40的栅极连接到第二下拉节点PD2。晶体管M37和M38的第一极连接到第二参考信号端VGL2，第二极连接到第一输出信号端OUT1。晶体管M40和M41的第一极连接到第二参考信号端VGL2，第二极连接到第二输出信号端OUT2。
下拉控制子电路524连接至上拉节点PU、第二下拉节点PD2和第二电源信号端VDD2。下拉控制子电路524可以在上拉节点PU和第二电源信号端VDD2的电位的控制下控制第二下拉节点PD2的电位。在图7A中，下拉控制子电路524包括晶体管M29和M30。晶体管M29的栅极和第一极连接到第二电源信号端VDD2，第二极连接到第二下拉节点PD2。晶体管M30的栅极连接到上拉节点PU，第一极连接到第一参考信号端VGL1，第二极连接到第二下拉节点PD2。
第一输出信号端OUT1连接到第一负载电路527，第二输出信号端OUT2连接到第二负载电路528。如图7A所示，第一负载电路527包括并联在第一输出信号端OUT1与接地端GND之间的电容Cs3和电阻Rs3，第二负载电路328包括并联在第二输出信号端OUT2与接地端GND之间的电容Cs4和电阻Rs4。
图7A的移位寄存器单元还可以包括用于进行随机感测的第一感测控制子电路525和第二感测控制子电路526。第一感测控制子电路5325包括晶体管M25。晶体管M25的栅极连接到上一级移位寄存器单元的节点N，第一极连接到第一电源信号端VDD1，第二极连接到节点上拉节点。第二感测控制子电路526包括晶体管M33和M34。晶体管M33的栅极连接到第二控制信号端Ctr2，第一极连接到第二下拉节点PD2，第二极连接到晶体管M34的第二极。晶体管M34的栅极连接到上一级移位寄存器单元的节点H，第一极连接到第一参考信号端VGL1。
图7A的移位寄存器单元还可以包括用于将上拉节点PU复位的复位电路，所述复位电路包括晶体管M27和M28，晶体管M27的栅极连接总复位信号端TRST，第一极连接到第一参考信号端，第二极连接到上拉节点PU。晶体管M28的栅极连接到复位信号端RST，第一极连接到上拉节点PU，第二极连接到第一参考信号端VGL1。
图7A的移位寄存器单元还可以包括用于在第一下拉节点PD1和第二下拉节点PD2的控制下对上拉节点PU进行下拉的第二下拉子电路，该第二下拉子电路包括晶体管M31和M32。晶体管M31的栅极连接到第一下拉节点PD1，第一极连接到第一参考信号端VGL1，第二极连接到上拉节点PU。晶体管M32的栅极连接到第二下拉节点PD2，第一极连接到第一参考信号端VGL1，第二极连接到上拉节点PU。
图7A的移位寄存器单元还可以包括晶体管M35，用于在输入信号端IN高电平时使第二下拉节点PD2保持低电平。晶体管M35的栅极连接到输入信号端IN，第一极连接到第一参考信号端VGL1，第二极连接到第二下拉节点PD2。
类似于图6B的情况，图7A的移位寄存器单元的第一下拉节点PD1、第二下拉节点PD2、第一输出信号端OUT1和第二输出信号端OUT2同样存在上述电压异常问题。
图7B示出了图7A的移位寄存器单元的相邻检测单元的一个示例的电路图。例如，如果在图5B所示的栅极驱动电路中在移位寄存器单元GOA<n+1>的下一级设置检测单元T<n+1>，则检测单元T<n+1>可以具有如图7B所示的结构。
如图7B所示，作为检测单元的移位寄存器单元包括移位寄存器电路和检测电路610，所述移位寄存器电路的结构与图7A中作为被测单元的移位寄存器电路相同。例如，图7B所示的检测单元的移位寄存器电路包括输入子电路621、输出子电路622、下拉子电路623和下拉控制子电路624，分别与图7A的输入子电路521、输出子电路522、下拉子电路523和下拉控制子电路524具有相同的结构。另外，图7B所示的检测单元的移位寄存器电路包括第一感测控制子电路625和第二感测控制子电路626，分别与图7A的第一感测控制子电路525和第二感测控制子电路526具有相同的结构。除此之外，图7B所示的检测单元的移位寄存器电路还包括与图7A相同结构的复位电路(包括晶体管M27和M28)、第二下拉子电路(包括晶体管M31和M32)和晶体管M35。
检测电路610连接至第二下拉节点PD2，可以根据第二下拉节点PD2的电位产生检测信号以输出至检测信号端Test。
图7B的检测单元的第一输出信号端OUT1连接到第一负载电路627，第二输出信号端OUT2连接到第二负载电路628。图7B的第一负载电路627与图7A的第一负载电路527具有相同的结构，图7B的第二负载电路628与图7A的第二负载电路528具有相同的结构。
另外，返回参考图5B，在奇数级移位寄存器单元具有图6A所示的结构并且偶数级移位寄存器单元具有图7A所示的结构的情况下，移位寄存器单元GOA<n>的第一下拉节点PD1与移位寄存器单元GOA<n+1>的第一下拉节点PD1相连，移位寄存器单元GOA<n>的第二下拉节点PD2与移位寄存器单元GOA<n+1>的第二下拉节点PD2相连，检测单元T<n>的第一和第二下拉节点也相应地采用与移位寄存器单元GOA<n>相同的连接方式，以此类推。另外，在移位寄存器单元还如图6A和7A所示具有第三时钟信号端CLKF的情况下，可以采用类似于第二时钟信号端CLKE的方式向第三时钟信号端CLKF连接时钟信号CLKF1、CLKF2、CLKF3、CLKF4、CLKF5和CLKF6，检测单元的第三时钟信号端CLKF也相应地采用与其相邻的被测单元相同的连接方式，在此不再赘述。
虽然在以上实施例中描述了以第二下拉节点PD2作为检测节点进行了描述，然而本领域技术人员应清楚，图7B的检测单元也可以采用其他节点作为检测节点，例如以第一下拉节点PD1、第二下拉节点PD2、第一输出信号端OUT1和第二输出信号端OUT2中的至少一个作为检测节点，在此不再赘述。
虽然以上参考图5A和图5B描述了具有特定结构的栅极驱动电路，并参考图6A至图7B描述了具有特定结构的移位寄存器单元，然而本公开的实施例不限于此，可以作为检测单元的移位寄存器单元可以应用于具有其他结构的栅极驱动电路，并相应地采用其他移位寄存器电路结构和连接方式。
本公开的实施例还提供了一种显示装置，所述显示装置包括上述的栅极驱动电路。下面将参考图8A和图8B对此进行详细描述。
图8A示出了根据本公开一实施例的显示装置的示意图。
如图8A所示，显示装置400包括上述的栅极驱动电路和多行像素单元Pxl<1>，Pxl<2>，...，Pxl<M>，其中M为大于1的整数。栅极驱动电路包括N级级联的移位寄存器单元GOA<1>，GOA<2>，...，GOA<N>，其中***了K个检测单元，K和N均为大于或等于1的整数。在图8A中，K＝3，分别在移位寄存器单元GOA<1>、GOA<n>和GOA<N-1>的下级设置了检测单元T<1>、T<n>和T>N-1>，其中1＜n＜N。检测单元T<1>、T<n>和T<N-1>中的每一个不以输出信号端作为检测节点，例如检测单元T<1>、T<n>和T<N-1>各自可以具有如图6B或图7B所示的结构。
移位寄存器单元GOA<1>的输出信号端连接至第一行像素单元Pxl<1>以向其提供输出信号OUT<1>。检测单元T<1>的输出信号端连接至下一行像素单元，即，第二行像素单元Pxl<2>，以向其提供输出信号OUT_T<1>。检测单元T<1>还输出检测信号Test<1>，该检测信号Test<1>承载了与移位寄存器单元GOA<1>内的相应节点的电位有关的信息。
移位寄存器单元GOA<2>的输出信号端连接至第三行像素单元Pxl<3>以向其提供输出信号OUT<2>，以此类推。
移位寄存器单元GOA<n>的输出信号端连接至第m行像素单元Pxl<m>以向其提供输出信号OUT<n>。检测单元T<n>的输出信号端连接至第m+1行像素单元Pxl<m+1>以向其提供输出信号OUT_T<n>。检测单元T<n>输出的检测信号Test<n>承载了与移位寄存器单元GOA<n>内的相应节点的电位有关的信息。
移位寄存器单元GOA<n+1>的输出信号端连接至第m+2行像素单元Pxl<m+2>以向其提供输出信号OUT<n+1>，以此类推。
移位寄存器单元GOA<N-1>的输出信号端连接至第M-2行像素单元Pxl<M-2>以向其提供输出信号OUT<N-1>。检测单元T<N-1>的输出信号端连接至第M-1行像素单元Pxl<M-1>以向其提供输出信号OUT_T<N-1>。检测单元T<N-1>输出的检测信号Test<N-1>承载了与移位寄存器单元GOA<N-1>内的相应节点的电位有关的信息。
移位寄存器单元GOA<N>的输出信号端连接至最后一行像素单元Pxl<M>以向其提供输出信号OUT<N>。
通过这种方式，使得栅极驱动电路的N+K级输出信号端分别连接到了M行像素单元。
图8B示出了根据本公开另一实施例的显示装置的示意图。图8B的显示装置500与图8A的显示装置400类似，区别至少在于图8B的栅极驱动电路中在最后一级移位寄存器单元GOA<N>的下级设置了检测单元T<N1>和T<N2>，检测单元T<N1>和T<N2>分别连接到辅助像素行Dummy<1>和Dummy<2>。为了简明起见，下面主要对区别部分进行详细描述。
如图8B所示，栅极驱动电路包括N级级联的移位寄存器单元GOA<1>，GOA<2>，...，GOA<N>，其中***了四个检测单元，即，在移位寄存器单元GOA<1>的下级设置了检测单元T<1>，在移位寄存器单元GOA<n>的下级设置了检测单元T<n>，在移位寄存器单元GOA<N>的下级设置了检测单元T<N1>和T<N2>。检测单元T<1>和T<n>不以输出信号端作为检测节点，例如检测单元T<1>和T<n>中的每一个可以具有如图6B或图7B所示的结构。检测单元T<N1>和T<N2>的检测节点中包含了输出信号端，例如检测单元T<N1>和T<N2>可以具有如图6C所示的结构。
多行像素单元包括多行显示像素单元Pxl和多行辅助像素单元Dummy。M＝N+2，M表示显示像素单元的行数，以使N级移位寄存器单元GOA<1>至GOA<N>以及它们之间***的两个检测单元T<1>和T<n>分别连接到M行显示像素单元Pxl<1>，Pxl<2>，...，Pxl<M>。检测单元T<N1>和T<N2>分别连接到位于M行显示像素单元下级的两行辅助像素单元Dummy<1>和Dummy<2>。
通过将检测单元T<N1>和T<N2>连接到辅助像素单元Dummy<1>和Dummy<2>，可以避免由于在检测单元T<N1>和T<N2>的输出信号端采集电压而对显示像素行的显示造成影响。
虽然以上实施例中将检测单元T<N1>和T<N2>设置在了移位寄存器单元GOA<N>的下级，然而在一些实施例中，也可以将检测单元T<N1>和T<N2>中的至少一个设置在移位寄存器单元GOA<1>的上级，以连接到第一行像素单元Pxl<1>上级的相应行辅助像素单元。
虽然以上实施例中将两个检测单元T<N1>和T<N2>设置为连接到辅助像素单元行，然而本公开的实施例不限于此，连接到辅助像素单元行的检测单元的个数是可以根据需要来选择的。
本公开的实施例还提供了一种应用于栅极驱动电路的补偿方法，下面将参考图9至图11来进行详细描述。
图9示出了根据本公开实施例的应用于栅极驱动电路的补偿方法的流程图。该补偿方法可以应用于上述栅极驱动电路。
在步骤S901，从栅极驱动电路的检测单元接收检测信号并从检测信号中获得检测节点的电位。
在步骤S902，根据检测节点的电位来调整用于对检测节点的电位进行控制的信号端的电位。例如，如果检测节点为检测单元中的移位寄存器电路中的下拉节点，则以检测单元中的移位寄存器电路中的电源信号端作为用于对所述检测节点的电位进行控制的信号端；如果检测节点为检测单元中的移位寄存器电路的输出信号端，则以检测单元中的移位寄存器电路的时钟信号端作为用于对所述检测节点的电位进行控制的信号端。
例如，假设栅极驱动电路具有如图8A所示的布局和如图5B所示的信号端连接，且每个检测单元T<1>、T<n>和T<N-1>具有如图6B所示的结构。在这种情况下，从检测信号Test<1>可以获得检测单元T<1>中的移位寄存器电路的第一下拉节点PD1的电位VPD1_1，该电位VPD1_1体现了移位寄存器单元GOA<1>的第一下拉节点PD1的电位；类似地，从检测信号Test<n>可以获得移位寄存器单元GOA<n>的第一下拉节点PD1的电位VPD1_2；从检测信号Test<N-1>可以获得移位寄存器单元GOA<N-1>的第一下拉节点PD1的电位VPD1_3。基于电位VPD1_1、VPD1_2和VPD1_3，可以调整用于对检测单元T<1>、T<n>和T<N-1>的第一下拉节点PD1的电位进行控制的信号端的电位，例如调整检测单元T<1>、T<n>和T<N-1>的第二电源信号端VDD2的电位。由于检测单元与相邻的被测单元具有相同的信号端连接，因此调整检测单元的某一信号端的电位能够实现对栅极驱动电路中相应移位寄存器单元的相应信号端电位的调整。例如对于图5B所示的栅极驱动电路结构，通过调整电源信号VDD_A的电平来实现对检测单元T<1>、T<n>和T<N-1>的第二电源信号端VDD2的电位的调整，从而调整了所有连接电源信号VDD_A的移位寄存器单元(即，奇数级移位寄存器单元)的第二电源信号端VDD2的电位。
例如，假设栅极驱动电路具有如图8B所示的布局和如图5B所示的信号端连接，检测单元T<1>和T<n>具有如图6B所示的结构，检测单元T<N1>和T<N2>具有如图6C所示的结构。在这种情况下，从检测信号Test<1>可以获得移位寄存器单元GOA<1>的第一下拉节点PD1的电位VPD1_1；从检测信号Test<n>可以获得移位寄存器单元GOA<n>的第一下拉节点PD1的电位VPD1_2；从检测信号Test<N1>可以获得移位寄存器单元GOA<N>的第一下拉节点PD1的电位VPD1_3、第一输出信号端OUT1的电位VOUT1_1和第二输出信号端OUT2的电位VOUT2_1；从检测信号Test<N2>可以获得移位寄存器单元GOA<N>的第一下拉节点PD1的电位VPD1_4、第一输出信号端OUT1的电位VOUT1_2和第二输出信号端OUT2的电位VOUT2_2。可以基于第一下拉节点PD1的电位VPD1_1、VPD1_2、VPD1_3和VPD1_4调整第二电源信号端VDD2的电位，可以基于第一输出信号端OUT1的电位VOUT1_1和VOUT1_2调整第二时钟信号端CLKE的电位，并且可以基于第二输出信号端OUT2的电位VOUT2_1和VOUT2_2调整第三时钟信号端CLKF的电位。
图10示出了根据本公开实施例的应用于栅极驱动电路的补偿方法的一个示例的流程图。本实施例中栅极驱动电路采用了一个检测单元。下面以图5B所示的栅极驱动电路为例进行了说明，其中图5B的栅极驱动电路栅极驱动电路采用了一个检测单元T<n>并且检测单元T<n>具有图6B所示的结构。
在步骤S1001，在第一时刻从检测单元接收检测信号以获得检测节点在第一时刻的电位。例如，可以在时刻t1从检测单元T<n>接收检测信号Test<n>并从中获得检测单元T<n>的第一下拉节点PD1在时刻t1的电位VPD1_11，其能够体现移位寄存器单元GOA<n>的第一下拉节点PD1的电位。
在步骤S1002，在第二时刻从检测单元接收检测信号以获得检测节点在第二时刻的电位。例如，在时刻t2从检测单元T<n>接收检测信号Test<n>并从中获得检测单元T<n>的第一下拉节点PD1在时刻t2的电位VPD1_12。
上述步骤S1001和S1002可以通过控制检测电路中的开关子电路来实现。例如利用开关信号在时刻t1和t2将开关子电路接通，从而使采样和保持子电路从检测节点P采集电压。
在步骤S1003，计算检测节点在第一时刻的电位与在第二时刻的电位的差值。例如，计算VPD1_11-VPD1_12。
在步骤S1004，基于所述差值来调整用于控制检测节点电位的信号端的电位。例如，可以调整检测单元T<n>的第二电源信号端VDD2的电位(即，调整电源信号VDD_A的电平)，使得当第一下拉节点PD1的电位降低时，将第二电源信号端VDD2的电位Va升高，从而使第一下拉节点PD1回到较高电位，反之亦然。例如，假设第二电源信号端VDD2当前电位为Va，则可以将第二电源信号端VDD2的电位调整为Va+(VPD1_11-VPD1_12)。Va通常为正电压，上述调整方式也适用于Va为负电压的情况，并且也适用于其他信号端，在此不再赘述。
图11示出了根据本公开实施例的应用于栅极驱动电路的补偿方法的另一示例的流程图。本实施例中栅极驱动电路采用了多个检测单元。下面以图5B所示的栅极驱动电路为例进行了说明，其中图5B的栅极驱动电路如图8A所示采用了三个检测单元T<1>、T<n>和T<N>，并且检测单元T<1>、T<n>和T<N>具有图6B所示的结构。
在步骤S1101，在第一时刻分别从多个检测单元获得检测节点在第一时刻的电位。例如，在时刻t1，分别从检测信号Test<1>、Test<n>和Test<N>中获得第一下拉节点PD1在时刻t1的电位VPD1_11、VPD1_21和VPD1_31。
在步骤S1102，在第二时刻分别从多个检测单元获得检测节点在第二时刻的电位。例如，在时刻t2，分别从检测信号Test<1>、Test<n>和Test<N>中获得第一下拉节点PD1在时刻t2的电位VPD1_12、VPD1_22和VPD1_32。
在步骤S1103，判断所获得的电位中是否存在异常值，如果是，则执行步骤S1104，否则执行步骤S1105。例如，可以将电位VPD1_11、VPD1_21、VPD1_31、VPD1_12、VPD1_22和VPD1_32中的每一个与预设的阈值相比较，如果高于或低于所述预设的阈值，则判定该电位为异常值，执行步骤S1104，否则判定该电位为正常值，执行步骤S1105。作为另一示例，在本步骤中可以判定电位VPD1_11、VPD1_21、VPD1_31、VPD1_12、VPD1_22和VPD1_32中的每一个是否落入预设的阈值范围内，如果是，则判定该电位为正常值，执行步骤S1105，否则判定该电位为异常值，执行步骤S1104。
在步骤S1104，从所获得的电位的集合中去除异常值。例如，如果在步骤S1103判定来自检测单元T<n>的电位VPD1_21为异常值，则可以将来自检测单元T<n>的电位VPD1_21从上述六个电位的集合中去除，从而在后续计算中不使用该异常值。在本实施例中，由于后续要使用电位差值，而非单个电位值，因此可以将来自检测单元T<n>的两个电位VPD1_21和VPD1_22均从集合中去除。
在步骤S1105，计算每个检测单元的检测节点在第一时刻和第二时刻的电位的差值。假设在步骤S1104中去除了电位VPD1_21和VPD1_22，那么在本步骤中计算VPD1_11-VPD1_12和VPD1_31-VPD1_32。
在步骤S1106，计算差值的平均值。例如，计算计算(VPD1_11-VPD1_12+VPD1_31-VPD1_32)/2。
在步骤S1107，基于差值的平均值来调整每个检测单元的用于对所述检测节点的电位进行控制的信号端的电位。例如，可以调整检测单元T<1>、T<n>和T<N>的第二电源信号端VDD2的电位(即，调整电源信号VDD_A的电平)。假设电源信号VDD_A的当前电位为Va，则可以将电源信号VDD_A的电位调整为Va+(VPD1_11-VPD1_12+VPD1_31-VPD1_32)/2。
在一些实施例中，步骤S1103和S1104可以在步骤S1106之前的任何其他时间执行。例如，可以在步骤S1105之后执行步骤S1103和S1104。在这种情况下，在步骤S1105计算三个差值(VPD1_11-VPD1_12)、(VPD1_21-VPD1_22)和(VPD1_3-VPD1_32)，然后在步骤S1103判断三个差值中的每一个是否超出预设的阈值范围，如果是，则认为该差值为异常值，并在步骤S1104中去除该作为异常值的差值，然后再执行步骤S1106。
虽然以上实施例中以下拉节点作为检测节点为例进行了描述，然而本公开的实施例不限于此。在检测节点包括其他节点(例如输出信号端)的情况下，可以采用类似的方式进行计算和补偿。例如，对于如图8B所示的栅极驱动电路，如果检测单元T<1>和T<n>以第一下拉节点PD1作为检测节点，而检测单元T<N1>和T<N2>以第一下拉节点PD1和第一输出信号端OUT1作为检测节点，则可以从检测单元T<N1>和T<N2获得第一输出信号端OUT1在两个不同时刻的电位，并基于此来调整第二时钟信号端CLKE的电位，在此不再赘述。
本公开实施例的应用于栅极驱动电路的补偿方法可以由硬件、软件或其组合的方式来执行，例如可以由现场可编程门阵列(FPGA，Field Programmable Gate Array)或专用集成电路(ASIC，Application Specific Integrated Circuit)来执行。
本公开的实施例还提供了一种栅极驱动电路的驱动方法，下面将参考图12和图13来进行详细描述。
图12示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。
在步骤S1201，在显示阶段，使所述N级移位寄存器单元中的每个移位寄存器单元在输入信号的控制下基于时钟信号产生输出信号，并利用第一控制信号选择要用于感测控制的移位寄存器单元。在此阶段，检测单元与其相邻的被测单元的工作方式相同，产生的输出信号也相同。检测单元产生的输出信号被提供至相邻行像素单元，产生的显示效果也与被测单元相同。
在步骤S1202，在感测阶段，利用第二控制信号和时钟信号控制所选择的移位寄存器单元输出感测控制信号。在此阶段，如果所选择的移位寄存器单元在相邻处设置有检测单元，则检测单元与其相邻的被测单元的工作方式相同，产生的感测控制信号也相同。
图13示出了根据本公开实施例的栅极驱动电路的驱动方法的信号时序图。该驱动方法适用于上述栅极驱动电路。下面将以上文参考图5A至图7B描述的栅极驱动电路为例来进行说明，其中奇数级移位寄存器单元具有图6B或图6C所示的结构，偶数级移位寄存器单元具有图7B所示的结构。图13中为了简明起见仅示出了针对第一级至第六级移位寄存器单元的信号时序。
在显示阶段，移位寄存器单元GOA<1>至GOA<6>在各自的输入信号端的电位的控制下，基于时钟信号CLKD1、CLKD3、CLKD5、CLKE1、CLKE2、CLKE3、CLKE4、CLKE5和CLKE6来产生输出信号OUT1<1>至OUT1<6>。这里为了简明起见，以第一输出信号端OUT1的输出信号OUT1<1>至OUT1<6>为例进行了说明，第二输出信号端OUT2的输出信号以类似的方式产生，在此不再赘述。在时段P1，第一控制信号OE与第五级移位寄存器单元GOA<5>的输出信号OUT1<5>同时为高电平，这使得移位寄存器单元GOA<5>的晶体管M1导通，并且节点H<5>被写入了高电平。由于电容C1的存在，使得时段P1之后即使第一控制信号OE和输出信号OUT1<5>均变为低电平，但是节点H<5>维持在高电平，从而选择了移位寄存器单元GOA<5>作为用于感测控制的移位寄存器单元。
消隐阶段包括时段P2、P3和P4。
在时段P2，第二控制信号CLKA变为高电平，移位寄存器单元GOA<5>的节点H<5>的高电平使晶体管M2和M5导通，从而上拉节点PU<5>被写入高电平。晶体管M2的导通还使得节点N<5>变为高电平，由于电容C1的自举作用，节点N<5>的高电平使节点H<5>的电平进一步升高。上拉节点PU<5>的高电平使得晶体管M16、M19和M22导通，以等待时钟信号的到来。
在时段P3，时钟信号CLKE5为高电平，由于此时移位寄存器单元GOA<5>的晶体管M16、M19和M22处于导通状态，使得时钟信号CLKE5的高电平被写入移位寄存器单元GOA<5>的输出信号端(在图6B中是第一输出信号端OUT1)，从而移位寄存器单元GOA<5>输出了高电平的输出信号OUT1<5>。而且，由于电容C2和C3的自举作用，输出信号OUT1<5>的高电平还使得上拉节点PU<5>的电平进一步升高。
在时段P4，时钟信号CLKE5变为低电平，由于此时移位寄存器单元GOA<5>的晶体管M16、M19和M22处于导通状态，使得时钟信号CLKE5的低电平被写入移位寄存器单元GOA<5>的输出信号端，输出信号OUT1<5>变为低电平。由此，完成了感测控制信号的输出。
对于未被选择的移位寄存器单元，由于在显示阶段其节点H处未写入高电平，因此在消隐阶段晶体管M2和M5无法在上拉节点PU写入高电平，从而不会产生输出信号。
上述实施例中以第二时钟信号端CLKE为例进行了描述，第三时钟信号端CLKF的信号时序与第二时钟信号端CLKE类似，在此不再赘述。
本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。
在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (19)

1.一种移位寄存器单元，包括：
移位寄存器电路，具有检测节点，所述移位寄存器电路配置为接收输入信号和时钟信号，并在输入信号的控制下基于时钟信号产生输出信号；以及
检测电路，连接至所述移位寄存器电路的检测节点，所述检测电路配置为基于所述检测节点的电位产生检测信号。
2.根据权利要求1所述的移位寄存器单元，其中，所述检测电路包括：
采样和保持子电路，连接至所述检测节点，所述采样和保持子电路配置为对所述检测节点的电位进行采样和保持，以得到采样信号；以及
模数转换子电路，配置为对来自所述采样和保持子电路的采样信号进行模数转换，以得到所述检测信号。
3.根据权利要求2所述的移位寄存器单元，其中，所述检测电路还包括：
开关子电路，连接在所述采样和保持子电路与所述检测节点之间，所述开关子电路配置为在开关信号的控制下将所述采样和保持子电路与所述检测节点连接或断开。
4.根据权利要求1所述的移位寄存器单元，其中，所述检测电路和所述检测节点均为多个且一一对应，每个检测电路连接相应的检测节点并且配置为基于所连接的检测节点的电位产生相应的检测信号。
5.根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器电路包括：
输入子电路，连接至所述移位寄存器电路的上拉节点和输入信号端，所述输入子电路配置为从所述输入信号端接收输入信号并将输入信号输出至所述上拉节点；
输出子电路，连接至所述上拉节点以及所述移位寄存器电路的时钟信号端和输出信号端，所述输出子电路配置为从所述时钟信号端接收时钟信号，并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；
下拉子电路，连接至所述输出信号端和所述移位寄存器电路的下拉节点，所述下拉子电路配置为在所述下拉节点的电位的控制下控制所述输出信号端的电位；以及
下拉控制子电路，连接至所述上拉节点、所述下拉节点和电源信号端，所述下拉控制子电路配置为在所述上拉节点和电源信号端的电位的控制下控制所述下拉节点的电位。
6.根据权利要求5所述的移位寄存器单元，其中，所述检测节点包括所述移位寄存器电路的下拉节点和输出信号端中的至少一个。
7.一种栅极驱动电路，包括：
N级级联的移位寄存器单元，所述N级级联的移位寄存器单元中的至少一个移位寄存器单元作为被测单元，其中N为大于1的整数；
每个被测单元的相邻处设置有至少一个由根据权利要求1至6中任一项所述的移位寄存器单元实现的检测单元，每个被测单元与相邻的检测单元的移位寄存器电路的结构相同并且除了输出信号端以外的信号端连接方式相同。
8.根据权利要求7所述的栅极驱动电路，其中，以输出信号端作为检测节点的检测单元设置在第N级移位寄存器单元的下级，或者设置在第1级移位寄存器单元的上级。
9.根据权利要求7所述的栅极驱动电路，其中，每个检测单元的移位寄存器电路的输出信号端连接相应的负载电路，每个检测单元所连接的负载电路与相邻的被测单元所连接的负载电路具有相同的结构。
10.根据权利要求7所述的栅极驱动电路，其中，所述被测单元为多个，所述多个被测单元分别位于所述N级中的首部、中部和尾部。
11.一种显示装置，包括：根据权利要求7至10中任一项所述的栅极驱动电路。
12.根据权利要求11所述的显示装置，还包括：多行像素单元，分别与所述栅极驱动电路的多个输出信号端相连，其中每个检测单元的输出信号端连接到与相应的被测单元的输出信号端所连接的像素单元行相邻的像素单元行。
13.根据权利要求12所述的显示装置，其中，所述多行像素单元包括多行显示像素单元和多行辅助像素单元，其中以输出信号端作为检测节点的检测单元的信号输出端连接至相应的辅助像素单元行。
14.一种应用于根据权利要求7至10中任一项所述的栅极驱动电路的补偿方法，包括：
从所述栅极驱动电路的检测单元接收检测信号以从检测信号中获得检测节点的电位；以及
根据所述检测节点的电位来调整用于对所述检测节点的电位进行控制的信号端的电位。
15.根据权利要求14所述的补偿方法，其中，所述从所述栅极驱动电路的检测单元接收检测信号以从检测信号中获得检测节点的电位包括：
在第一时刻从所述栅极驱动电路的检测单元接收检测信号以从接收到的检测信号中获得所述检测节点在第一时刻的电位；以及
在第二时刻从所述栅极驱动电路的检测单元接收检测信号以从接收到的检测信号中获得所述检测节点在第二时刻的电位。
16.根据权利要求15所述的补偿方法，其中，所述检测单元为一个，所述根据检测节点的电位来调整用于控制所述检测节点的电位的信号端的电位包括：
计算所述检测节点在第一时刻的电位与在第二时刻的电位的差值；以及
基于所述差值来调整用于控制所述检测节点的电位的信号端的电位。
17.根据权利要求15所述的补偿方法，其中，所述检测单元为多个，每个检测单元包括一种或多种检测节点，所述根据所述检测节点的电位来调整用于对所述检测节点的电位进行控制的信号端的电位包括：针对每一种检测节点，
计算每个检测单元的该种检测节点在第一时刻的电位与在第二时刻的电位的差值；
对多个检测单元的所述差值求平均，以得到差值的平均值；以及
基于所述差值的平均值来调整每个检测单元的用于对该种检测节点的电位进行控制的信号端的电位。
18.根据权利要求17所述的补偿方法，其中，所述根据检测节点的电位来调整用于控制所述检测节点的电位的信号端的电位还包括：
在对多个检测单元的所述差值求平均之前，判断从每个检测单元获得的检测节点的电位是否超出预设范围，如果是，则判定从所述检测单元获得的检测节点的电位为异常值并去除所述异常值。
19.根据权利要求14所述的补偿方法，其中，
如果所述检测节点为所述移位寄存器电路的下拉节点，则以所述移位寄存器电路中的电源信号端作为用于对所述检测节点的电位进行控制的信号端；
如果检测节点为所述移位寄存器电路的输出信号端，则以所述移位寄存器电路的时钟信号端作为用于对所述检测节点的电位进行控制的信号端。
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