CN111799321A - 碳化硅外延晶片、碳化硅外延晶片的制造方法、电力变换装置 - Google Patents

碳化硅外延晶片、碳化硅外延晶片的制造方法、电力变换装置 Download PDF

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Abstract

本发明的目的在于针对碳化硅外延晶片，降低从器件工作层的中途产生的胡萝卜缺陷和三角缺陷。碳化硅外延晶片(20)具有碳化硅基板(1)、在碳化硅基板(1)之上形成的碳化硅外延层(12、13)。碳化硅外延层(12、13)具有三角缺陷(30)。碳化硅外延层(12、13)在三角缺陷(30)的表面形态上的三角缺陷(30)的内侧具有台阶(31)。

Description

碳化硅外延晶片、碳化硅外延晶片的制造方法、电力变换装置
技术领域
本发明涉及碳化硅外延晶片。
背景技术
碳化硅(SiC)与硅(Si)相比带隙大，另外，绝缘破坏电场强度、饱和电子速度及热传导率等物性值比硅优异，作为半导体装置的材料具有优异的性质。特别地，由于使用了碳化硅的半导体装置能够实现电力损耗的大幅度降低及半导体装置的小型化，因此能够实现电源电力变换时的节能化。因此，碳化硅作为在电动汽车的高性能化、或太阳能电池***等的高功能化等方面对于实现低碳社会有效的半导体材料受到瞩目。
为了制造使用了碳化硅的半导体装置，首先在碳化硅基板之上，使用碳化硅外延生长装置，通过热化学气相沉积法(CVD法：Chemical Vapor Deposition法)等使高精度地控制了杂质浓度的膜外延生长。将这样形成的膜称为外延层。此时，碳化硅基板被加热至大约大于或等于1500℃的高温。外延层例如能够通过将氮添加于外延生长气体而设为n型。将在碳化硅基板之上形成了外延层的晶片称为碳化硅外延晶片，将在碳化硅外延晶片进一步形成了元件区域的半导体装置称为碳化硅半导体装置。
碳化硅半导体装置是对碳化硅外延晶片实施各种加工而制作的。如果在碳化硅外延晶片存在由碳化硅基板及碳化硅外延层生长时的不良情况引起的缺陷，则在碳化硅半导体装置局部性地出现不能够保持高电压的部位，产生泄漏电流。由于产生泄漏电流的碳化硅半导体装置成为不合格品的可能性高，因此如果这样的不能够保持高电压的部位的密度增加，则碳化硅半导体装置的制造时的合格率降低。使合格率降低的缺陷主要是由碳化硅外延晶片的晶体学方面的均匀性缺失导致的缺陷，例如，由晶体中的原子排列的周期性沿晶体生长方向局部性地不完备导致的缺陷。作为这样的与堆垛层错相伴的电流泄漏缺陷之一，已知通过碳化硅外延生长产生的胡萝卜缺陷和三角缺陷。
就碳化硅晶体而言，即使Si和C的比率为1：1、化学计量组成相同，晶格均为六方密排构造，也存在沿c轴的原子排列的周期性不同的多个晶体型(多型)，物性由该周期性规定。当前，从器件应用的观点出发最引人注目的是称为4H型的类型。为了外延生长出相同晶体型，碳化硅基板的表面被设定为相对于晶体的某个面方位倾斜的面，例如加工为具有从(0001)面向<11-20>方向倾斜8°或4°的表面。在碳化硅基板中，已知作为晶体缺陷而存在贯穿螺旋位错(TSD：Threading Screw Dislocation)或基面位错(BPD：Basal PlaneDislocation)。已知TSD在碳化硅外延生长中被变换为胡萝卜缺陷及三角缺陷等电流泄漏缺陷。被变换为电流泄漏缺陷的TSD是一部分，多数TSD以原状继承至碳化硅外延层。然而，由于在碳化硅基板内存在很多TSD，因此谋求对从TSD向电流泄漏缺陷的变换进行抑制。
在专利文献1中公开了如下碳化硅外延层的生长方法，即，在以大于或等于5μm且小于或等于10μm形成了器件工作层后，将C/Si比缩小为大于或等于0.1且小于或等于0.3的范围而对缺陷降低层进行成膜，再次将C/Si比恢复为器件工作层生长时的C/Si比而进行生长。器件工作层是外延层中的除了缓冲层以外的作为器件进行工作的层。记载了如下内容，即，由此，从器件工作层的中途产生的三角缺陷、胡萝卜或彗星等缺陷降低。
专利文献1：日本特开2018-6384号公报
通常，如果使C/Si比变化，则与碳化硅的碳格点(site)竞争的氮的导入量产生变化。因此，如果像专利文献1那样，在器件工作层的中途使C/Si比变更，则决定载流子浓度的氮原子的导入量产生变化，因此在器件工作层的内部，载流子浓度变得不均匀。除此之外，刚刚使C/Si比变化之后，氮原子的导入变得不稳定，因此存在对器件的电气特性造成影响、成品率降低这样的问题。
发明内容
本发明是鉴于上述问题而提出的，其目的在于，针对碳化硅外延晶片，无需在器件工作层的中途对C/Si比进行变更，就降低了从器件工作层的中途产生的胡萝卜缺陷和三角缺陷。
本发明的碳化硅外延晶片具有：碳化硅基板；以及碳化硅外延层，其形成于碳化硅基板之上，碳化硅外延层具有三角缺陷，在三角缺陷的表面形态上的三角缺陷的内侧具有台阶。
发明的效果
根据本发明，针对碳化硅外延晶片，无需在器件工作层的中途对C/Si比进行变更，即可降低从器件工作层的中途产生的胡萝卜缺陷和三角缺陷。
附图说明
图1是表示实施方式1的碳化硅外延晶片的构造的剖视图。
图2是表示碳化硅外延生长装置的主要部分的剖视图。
图3是通过光学表面缺陷评价装置观察在实施方式1的碳化硅外延晶片存在的三角缺陷得到的照片。
图4是表示针对实施方式1的碳化硅外延晶片、对比例的碳化硅外延晶片，对各自的胡萝卜缺陷和三角缺陷的个数进行了比较而得到的结果的图。
图5是表示实施方式1的碳化硅外延晶片的胡萝卜缺陷数量和三角缺陷数量的蚀刻时间依赖性的图。
图6是表示实施方式2的碳化硅外延晶片的构造的剖视图。
图7是表示电力变换***的结构的框图，该电力变换***应用了实施方式3的电力变换装置。
标号的说明
1碳化硅基板，2旋转台，3晶片托架，4感应加热线圈，5基座，6晶片收容部，10生长炉，11碳化硅外延层，12第1碳化硅外延层，13第2碳化硅外延层，14第3碳化硅外延层，20、40碳化硅外延晶片，30三角缺陷，31台阶，32顶点，33底边，100电源，200电力变换装置，201主变换电路，202驱动电路，203控制电路。
具体实施方式
<A.实施方式1>
图1是表示实施方式1的碳化硅外延晶片20的结构的剖视图。碳化硅外延晶片20具有碳化硅基板1、在碳化硅基板1之上形成的碳化硅外延层11。碳化硅基板1为n型且为低电阻。碳化硅基板1的主面相对于(0001)面向<11-20>方向具有偏离角。偏离角为小于5度左右的角度。
碳化硅外延层11具有：第1碳化硅外延层12，其形成于碳化硅基板1之上；以及第2碳化硅外延层13，其形成于第1碳化硅外延层12之上。第1碳化硅外延层12及第2碳化硅外延层13与碳化硅基板1为相同导电型，具体而言为n型。
图2是表示碳化硅外延晶片20的制造所使用的碳化硅外延生长装置的主要部分即生长炉10的概略结构的剖视图。生长炉10具有旋转台2、晶片托架3、基座5、及感应加热线圈4。圆盘状的晶片托架3载置于旋转台2，与旋转台2一起以恒定速度旋转。在晶片托架3的表面，通过实施锪孔加工而形成有多个晶片收容部(pocket)6，在晶片收容部6载置碳化硅基板1。旋转台2和晶片托架3配置于基座5内，与基座5一起被感应加热。
对基座5内供给生长气体。图2的箭头A示出生长气体的流向。生长气体能够使用包含硅原子的SiH4气体(硅烷气)、包含碳原子的C3H8气体(丙烷气)。载气能够使用包含H2的气体。生长温度例如大于或等于1450℃且小于或等于1700℃，生长压力例如大于或等于1×103Pa且小于或等于5×104Pa。根据需要，也可以与生长气体同时地，供给n型杂质掺杂用的氮气，还可以供给p型杂质掺杂用的包含Al、B、或Be的有机金属材料。并且，为了使生长速度高速化，能够使用HCl或氯硅烷等。
说明使用生长炉10而在碳化硅基板1之上对碳化硅外延层11进行成膜的方法。首先，在基座5外，在晶片托架3的晶片收容部6载置碳化硅基板1。然后，将载置有碳化硅基板1的晶片托架3载置于在基座5内设置的旋转台2之上。
接着，将基座5内设为减压状态。然后，对卷绕于基座5的外周的感应加热线圈4供给电力。通过对感应加热线圈4供给电力，基座5及旋转台2被感应加热。如果基座5及旋转台2被感应加热，则通过来自基座5的内壁等的辐射热，基座5内的减压空间也被加热。
晶片托架3、旋转台2、及基座5使用相同材料。碳化硅基板1通过来自基座5的内壁等的辐射热及来自晶片托架3的传导热被加热。在旋转台2为U字型的情况下，碳化硅基板1还通过来自旋转台2的侧部的辐射热被加热。如果碳化硅基板1成为所期望的温度，则对基座5内供给生长气体。为了在碳化硅基板1之上对外延层进行成膜，需要使供给至基座5内的生长气体等在碳化硅基板1之上分解，因此碳化硅基板1被加热至大约1500℃。
生长气体为SiH4气体、C3H8气体及H2气。在需要对成膜于碳化硅基板1之上的碳化硅外延层11的电气特性进行调整的情况下等，根据需要与生长气体一起供给p型掺杂剂即三甲基铝(TMA：Trimethylaluminium)气体或n型掺杂剂即N2气。在本实施方式中，与生长气体一起供给了N2气。基座5成为在供给生长气体等的同时还进行排气的构造，因此基座5内始终被新的生长气体等充满。由于碳化硅基板1被加热至大约大于或等于1500℃，因此供给至基座5内的生长气体在碳化硅基板1之上被分解，能够在碳化硅基板1之上对外延层进行成膜。
晶片托架3、旋转台2、及基座5使用相同材料。在本实施方式中，将由碳化硅形成了涂层后的石墨用作它们的材料。其原因在于，在向碳化硅基板1之上对外延层进行成膜时，需要将碳化硅基板1加热至大约大于或等于1500℃，因此需要能够承受该温度。
在假设仅由石墨构成晶片托架3、旋转台2、及基座5的情况下，在对外延层进行成膜过程中，石墨有可能产生粉尘。如果在粉尘化而产生的石墨的微粒落在碳化硅基板1的状态下对外延层进行成膜，则以微粒所落的部位为起点，晶体异常生长，在外延层产生晶体缺陷。另一方面，在作为晶片托架3、旋转台2、及基座5的材料使用由碳化硅形成了涂层后的石墨的情况下，通过碳化硅的膜对石墨的粉尘化进行抑制。另外，还对金属杂质从石墨扩散进行抑制。金属杂质除了在外延层产生晶体缺陷之外，还对半导体装置的电气特性造成影响，因此优选金属杂质不扩散。因此，对于晶片托架3、旋转台2及基座5，优选使用由碳化硅形成了涂层后的石墨。或者，也可以使用由CVD法或烧结法制作的碳化硅材料。对于涂层材料，除了碳化硅之外，还可以使用TaC或由CVD形成的碳涂层。接着，以恒定流量流过载气即H2气，将生长炉10内的压力调压为大于或等于1×103Pa且小于或等于5×104Pa。然后，向生长炉10内供给SiH4气体、C3H8气体、及N2气，在碳化硅基板1之上形成第1碳化硅外延层12。也可以在形成第1碳化硅外延层12之前，仅流过H2气，在大于或等于1500℃下对碳化硅基板1进行加热，由此进行将附着于碳化硅基板1的表面的碳化硅颗粒去除的处理。由此，得到外延缺陷少的碳化硅外延晶片。
在以规定的膜厚度生长了第1碳化硅外延层12后，对第1碳化硅外延层12的表面进行蚀刻处理。在本实施方式中，停止生长气体即SiH4气体、C3H8气体、及N2气的供给，设为仅流过载气即H2气的状态而对第1碳化硅外延层12的表面实施了蚀刻。此时的H2气的流量和蚀刻处理中的压力为与第1碳化硅外延层12生长时相同的条件。由此，确保了生长炉10内的气体的流动的连续性，因此能够对由于气体的气流变动产生的粉尘进行抑制。在本实施方式中，停止生长气体的供给而进行了由H2气实施的蚀刻，但也可以一边供给生长气体一边进行蚀刻。在该情况下，同时进行外延生长和蚀刻，但对生长气体即SiH4气体、C3H8气体、及N2气的流量进行调整，使蚀刻相对于生长处于优势即可。
第1碳化硅外延层12的蚀刻量能够通过改变载气即H2气的流量、压力、或温度等来调整。在本实施方式中将第1碳化硅外延层12的蚀刻量设为大约50nm。优选蚀刻量大于或等于1nm且小于或等于100nm。如果蚀刻量小于1nm，则有可能没有充分去除第1碳化硅外延层12的应变，不优选。另外，如果蚀刻量超过100nm，则作为应变的去除量来说是充分的蚀刻量，由于蚀刻处理时间过长，因此从生产率的观点出发不优选。但是，由于在第1碳化硅外延层12产生的应变有可能根据第1碳化硅外延层12的生长条件、厚度、或碳化硅基板1的晶体状态等而不同，因此蚀刻量并不限于上述范围。
C3H8气体所包含的C原子数和SiH4气体所包含的Si原子数的比率(C/Si比)可以与第1外延层的C/Si比相同，也可以不同。
载气(H2)的流量在第1碳化硅外延层12形成时和第1碳化硅外延层12蚀刻时被设为相同流量。如果流量大幅变动，则由于气流变动有可能产生粉尘，因此从成品率的观点出发优选使载气的流量恒定。但是，也可以使载气的流量在第1碳化硅外延层12形成时和第1碳化硅外延层12蚀刻时不同。
在本实施方式中，通过由H2气实施的蚀刻去除了第1碳化硅外延层12的表层的应变，但也可以使用能够去除第1碳化硅外延层12的应变的其它方法。例如，也可以通过CMP(Chemical Mechanical Polishing：化学机械研磨)、液相蚀刻、或由卤素系气体实施的气相蚀刻等方法，对第1碳化硅外延层12的表面进行蚀刻。
接着，逐渐增加SiH4气体、C3H8气体、N2气的流量，形成第2碳化硅外延层13。这里，SiH4气体、C3H8气体、及N2气的流量可以与第1碳化硅外延层12形成时的流量相同，也可以不同。
如果碳化硅外延层11变厚，则积蓄于其内部的应变增大，在超过临界膜厚度的时刻为了缓和应变而导入位错，产生胡萝卜缺陷或三角缺陷。但是，在本实施方式中，如上所述，在以某种程度的膜厚度进行了外延生长的时刻进行蚀刻，再次进行外延生长。由此，能够减轻碳化硅外延层11中的应变，降低从碳化硅外延层11产生的胡萝卜缺陷、及三角缺陷。
图3示出通过光学表面缺陷评价装置观察第2碳化硅外延层13形成后的碳化硅外延晶片20所包含的三角缺陷得到的图像。通过图3可知在三角缺陷30的内部形成有台阶31。在图3中，外延生长的阶式流(step flow)为从纸面的左侧向右侧的方向。三角缺陷30的顶点32和底边33排列于阶式流方向。
作为在外延生长的中途进行了蚀刻的结果而产生台阶31。台阶31的边缘的方向与阶式流方向垂直。换言之，台阶31的边缘与三角缺陷30的底边33平行。另外，台阶31的左侧即沿阶式流方向的台阶31的前部处的第2碳化硅外延层13的表面，低于台阶31的右侧即沿阶式流方向的台阶31的后部处的第2碳化硅外延层13的表面。
作为对比例准备没有进行第1碳化硅外延层12的蚀刻和第2碳化硅外延层13的形成的碳化硅外延晶片，与实施方式1的碳化硅外延晶片20进行了比较。对比例的碳化硅外延晶片的第1碳化硅外延层12的膜厚度与实施方式1的碳化硅外延晶片20的第1碳化硅外延层12和第2碳化硅外延层13的膜厚度的合计值相同。在对比例的碳化硅外延晶片的情况下，在三角缺陷的表面形态上在三角缺陷的内侧没有形成台阶。除此之外，对比例所使用的生长装置、及第1碳化硅外延层12的形成条件与实施方式1相同。
图4示出针对实施方式1的碳化硅外延晶片20和对比例的碳化硅外延晶片的每一者，通过光学表面缺陷评价装置对胡萝卜缺陷和三角缺陷的个数进行评价而得到的结果。为了消除晶锭内的位置依赖性的影响，在两者间使晶锭内的位置一致而实施了该评价。根据图4可知，实施方式1的碳化硅外延晶片20与对比例的碳化硅外延晶片相比，显著地降低了胡萝卜缺陷和三角缺陷这两者。
图5针对实施方式1的碳化硅外延晶片20示出胡萝卜缺陷数量和三角缺陷数量的蚀刻时间依赖性的确认结果。蚀刻的时间最长验证至40分钟。所有缺陷都确认出蚀刻的时间越长则越少的倾向。但是，由于随着蚀刻时间变长，碳化硅外延层11的表面粗糙度变大，因此优选蚀刻时间大于或等于5分钟且小于或等于30分钟。
<B.实施方式2>
在实施方式1中，在碳化硅外延层11的形成过程中进行了1次表面的蚀刻。根据本发明的发明人们的研究，优选与碳化硅外延层11的膜厚度对应地决定蚀刻次数。具体而言，优选每形成大于或等于2μm且小于或等于20μm的碳化硅外延层11就进行蚀刻，更优选每形成大于或等于5μm且小于或等于15μm的碳化硅外延层11就进行蚀刻。如果至进行蚀刻为止生长的碳化硅外延层11的膜厚度大于上述值，则会为了缓和碳化硅外延层11的应变而导入位错，该位错成为胡萝卜缺陷及三角缺陷的产生原因，因此不优选。另外，如果至进行蚀刻为止生长的碳化硅外延层11的膜厚度小于上述值，则蚀刻变得频繁，因此生产率降低而不优选。
在实施方式2中，对经过2次蚀刻而制作的碳化硅外延晶片进行说明。图6是实施方式2的碳化硅外延晶片40的剖视图。碳化硅外延晶片40具有碳化硅基板1、在碳化硅基板1之上形成的碳化硅外延层11。碳化硅外延层11具有：第1碳化硅外延层12；第2碳化硅外延层13，其形成于第1碳化硅外延层12之上；以及第3碳化硅外延层14，其形成于第2碳化硅外延层13之上。在具有第3碳化硅外延层14这一点上，碳化硅外延晶片40与实施方式1的碳化硅外延晶片20不同。
实施方式1的碳化硅外延晶片20是通过如下方式得到的，即，在碳化硅基板1之上形成了第1碳化硅外延层12后，进行1次蚀刻处理，之后，形成第2碳化硅外延层13。相对于此，碳化硅外延晶片40是通过如下方式得到的，即，在形成第1碳化硅外延层12后，重复2次蚀刻处理和外延生长。即，在与实施方式1同样地形成第2碳化硅外延层13后，进一步进行蚀刻处理，之后，形成第3碳化硅外延层14，由此得到碳化硅外延晶片40。
对于碳化硅外延晶片40，用于外延生长的生长装置、及生长条件与实施方式1的碳化硅外延晶片20相同。但是，对于碳化硅外延晶片20、40，碳化硅外延层11的合计厚度相同并设为30μm。另外，蚀刻的合计时间也相同并设为30分钟。
在实施方式1中，仅在从碳化硅基板1的表面起的碳化硅外延层11的厚度变为15μm的时刻进行了1次蚀刻，与此相对，在实施方式2中，在从碳化硅基板1的表面起的碳化硅外延层11的厚度变为10μm及20μm的时刻，分别进行了蚀刻。从生长装置取出碳化硅外延晶片40，使用光学表面缺陷评价装置对胡萝卜缺陷和三角缺陷的个数进行了评价，其结果它们的个数与实施方式1的碳化硅外延晶片20的胡萝卜缺陷和三角缺陷的个数为大致相同数量。
在上述中，重复了2次碳化硅外延层11的蚀刻和之后的碳化硅外延层11的形成，但也可以以大于或等于3次的任意次数重复。在重复了多次碳化硅外延层11的蚀刻和之后的碳化硅外延层11的形成的情况下，在碳化硅外延层11的三角缺陷30的表面形态上，在三角缺陷30的内侧形成与蚀刻次数对应的根数的台阶31。从生产率的观点出发，优选每形成15μm的碳化硅外延层11就进行蚀刻。但是，如果生长装置或外延生长条件不同，则碳化硅外延层11的应变也可能不同，因此需要的蚀刻次数并不限于本实施方式所记载的次数。
通过实施方式1、2中说明过的碳化硅外延晶片20、40的制造方法，能够实现以碳化硅基板1的晶体缺陷为起点的胡萝卜缺陷或三角缺陷的降低。但是，由于在碳化硅基板1中包含很多成为胡萝卜缺陷或三角缺陷的起点的贯穿刃状位错(TED：Threading EdgeDislocation)、贯穿螺旋位错(TSD：Threading Screw Dislocation)、或基面位错(BPD：Basal Plane Dislocation)这样的晶体缺陷，因此使三角缺陷稳定地为零从概率上来讲是困难的。另外，由于在生长炉10内存在很多粉尘颗粒，以落在碳化硅基板1的粉尘颗粒为起点也形成三角缺陷，因此使由粉尘颗粒引起的三角缺陷稳定地为零是困难的。根据这些理由，当前，稳定地对不存在三角缺陷的碳化硅外延晶片进行生产是困难的。因此，实施方式1的碳化硅外延晶片20和实施方式2的碳化硅外延晶片40的特征在于，以具有三角缺陷为前提，在三角缺陷的表面形态上在三角缺陷的内侧形成台阶。
如上所述，实施方式1、2的碳化硅外延晶片20、40具有碳化硅基板1、在碳化硅基板1之上形成的碳化硅外延层11。碳化硅外延层11具有三角缺陷30，在三角缺陷30的表面形态上的三角缺陷30的内侧具有台阶31。碳化硅外延层11在三角缺陷30的表面形态上的三角缺陷30的内侧具有台阶31意味着在碳化硅外延层11的形成中途进行了蚀刻。由于通过该蚀刻缓和碳化硅外延层11内的应变，因此碳化硅外延层11中所产生的胡萝卜缺陷或三角缺陷降低。
另外，就实施方式1、2的碳化硅外延晶片20、40而言，三角缺陷30的顶点32和底边33排列于碳化硅外延层11形成时的阶式流方向，台阶31的边缘与底边33平行。台阶31的边缘与底边33平行表示在外延生长的中途实施了蚀刻，表示台阶31不是由预先存在于碳化硅基板1之上的研磨损伤等引起的。由于通过蚀刻而缓和碳化硅外延层11内的应变，因此碳化硅外延层11中所产生的胡萝卜缺陷或三角缺陷降低。
另外，对于实施方式1、2的碳化硅外延晶片20、40，碳化硅外延层11的表面在沿碳化硅外延层11形成时的阶式流方向的台阶的前部，比台阶的后部低。这意味着在外延生长的中途除去了包含应变的碳化硅外延层11的表层。由此，碳化硅外延层11中所产生的胡萝卜缺陷或三角缺陷降低。
就实施方式1、2的碳化硅外延晶片20、40的制造方法而言，准备碳化硅基板1，在碳化硅基板1之上以大于或等于5μm且小于或等于15μm的厚度形成第1碳化硅外延层12，以大于或等于5nm且小于或等于100nm的厚度对第1碳化硅外延层12进行蚀刻，在蚀刻后，在第1碳化硅外延层12之上形成第2碳化硅外延层13。这样，通过在外延生长的中途进行蚀刻而缓和第1碳化硅外延层12的应变，因此能够降低由应变引起而产生的胡萝卜缺陷及三角缺陷。
<C.实施方式3>
实施方式3是将形成于实施方式1、2的碳化硅外延晶片20、40的半导体装置应用于电力变换装置。该半导体装置并不限于特定的电力变换装置，但以下，作为实施方式3，对向三相逆变器的应用例进行说明。
图7是表示电力变换***的结构的框图，该电力变换***应用了实施方式3的电力变换装置。
图7所示的电力变换***构成为具有电源100、电力变换装置200、及负载300。电源100为直流电源，将直流电力供给至电力变换装置200。电源100可以由各种电源构成，例如，能够由直流***、太阳能电池、或蓄电池构成，也可以由与交流***连接的整流电路或AC/DC转换器构成。另外，也可以由将从直流***输出的直流电力变换为规定的电力的DC/DC转换器构成电源100。
电力变换装置200为连接于电源100和负载300之间的三相逆变器，将从电源100供给的直流电力变换为交流电力，将交流电力供给至负载300。如图7所示，电力变换装置200具有：主变换电路201，其将直流电力变换为交流电力而输出；驱动电路202，其输出对主变换电路201的各开关元件进行驱动的驱动信号；以及控制电路203，其将对驱动电路202进行控制的控制信号输出至驱动电路202。
负载300为由从电力变换装置200供给的交流电力驱动的三相电动机。此外，负载300并不限于特定的用途，该负载300为搭载于各种电气设备的电动机，例如，用作面向混合动力汽车或电动汽车、铁路车辆、电梯、或者空调设备的电动机。
以下，对电力变换装置200的详情进行说明。主变换电路201具有开关元件和续流二极管(未图示)，通过开关元件的通断，从而将从电源100供给的直流电力变换为交流电力，供给至负载300。主变换电路201的具体的电路结构是多种多样的，但本实施方式涉及的主变换电路201为2电平的三相全桥电路，能够由6个开关元件和分别与开关元件反向并联的6个续流二极管构成。将形成于上述实施方式1、2的碳化硅外延晶片20、40任意者的半导体装置应用于主变换电路201的各开关元件和各续流二极管中的至少一个。6个开关元件两个两个地串联连接而构成上下桥臂，各上下桥臂构成全桥电路的各相(U相、V相、W相)。而且，各上下桥臂的输出端子，即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成对主变换电路201的开关元件进行驱动的驱动信号，供给至主变换电路201的开关元件的控制电极。具体而言，按照来自后述控制电路203的控制信号，将使开关元件成为接通状态的驱动信号、和使开关元件成为断开状态的驱动信号输出至各开关元件的控制电极。在将开关元件维持为接通状态的情况下，驱动信号为大于或等于开关元件的阈值电压的电压信号(接通信号)，在将开关元件维持为断开状态的情况下，驱动信号为小于或等于开关元件的阈值电压的电压信号(断开信号)。
控制电路203对主变换电路201的开关元件进行控制以将所期望的电力供给至负载300。具体而言，基于应该供给至负载300的电力对主变换电路201的各开关元件应该成为接通状态的时间(接通时间)进行计算。例如，能够通过与应该输出的电压对应地对开关元件的接通时间进行调制的PWM控制对主变换电路201进行控制。而且，将控制指令(控制信号)输出至驱动电路202，以使得在各时刻将接通信号输出至应该成为接通状态的开关元件，将断开信号输出至应该成为断开状态的开关元件。驱动电路202按照该控制信号，将接通信号或断开信号作为驱动信号输出至各开关元件的控制电极。
在本实施方式涉及的电力变换装置中，由于作为主变换电路201的开关元件而应用形成于实施方式1、2的碳化硅外延晶片20、40任意者的半导体装置，因此成品率提高。
在本实施方式中，对将在实施方式1、2的碳化硅外延晶片20、40形成的半导体装置应用于2电平的三相逆变器的例子进行了说明，但能够将该半导体装置应用于各种电力变换装置。在本实施方式中，设为了2电平的电力变换装置，但也可以是3电平或多电平的电力变换装置，在将电力供给至单相负载的情况下也可以将在实施方式1、2的碳化硅外延晶片20、40形成的半导体装置应用于单相逆变器。另外，在对直流负载等供给电力的情况下，也可以将在实施方式1、2的碳化硅外延晶片20、40形成的半导体装置应用于DC/DC转换器或AC/DC转换器。
另外，应用了在实施方式1、2的碳化硅外延晶片20、40形成的半导体装置的电力变换装置并不限于上述负载为电动机的情况，例如，也能够用作放电加工机、激光加工机、感应加热烹调器、或非接触器供电***的电源装置，并且也能够用作太阳能发电***或蓄电***等的功率调节器。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。

Claims (5)

1.一种碳化硅外延晶片，其具有：
碳化硅基板；以及
碳化硅外延层，其形成于所述碳化硅基板之上，
所述碳化硅外延层具有三角缺陷，在所述三角缺陷的表面形态上的所述三角缺陷的内侧具有台阶。
2.根据权利要求1所述的碳化硅外延晶片，其中，
所述三角缺陷的顶点和底边排列于所述碳化硅外延层形成时的阶式流方向，
所述台阶的边缘与所述底边平行。
3.根据权利要求1或2所述的碳化硅外延晶片，其中，
所述碳化硅外延层的表面在沿所述阶式流方向的所述台阶的前部比所述台阶的后部低。
4.一种碳化硅外延晶片的制造方法，其中，
准备碳化硅基板，
在所述碳化硅基板之上以大于或等于5μm且小于或等于15μm的厚度形成第1碳化硅外延层，
以大于或等于5nm且小于或等于100nm的厚度对所述第1碳化硅外延层进行蚀刻，
在所述蚀刻后，在所述第1碳化硅外延层之上形成第2碳化硅外延层。
5.一种电力变换装置，其具有：
主变换电路，其具有形成于权利要求1至3中任一项所述的碳化硅外延晶片的半导体装置，该主变换电路对被输入进来的电力进行变换而输出；
驱动电路，其将对所述半导体装置进行驱动的驱动信号输出至所述半导体装置；以及
控制电路，其将对所述驱动电路进行控制的控制信号输出至所述驱动电路。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022153918A1 (zh) * 2021-01-15 2022-07-21
CN113345798B (zh) * 2021-06-01 2022-07-12 中科汇通(内蒙古)投资控股有限公司 一种SiC基片外延制备GaN的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218575A (ja) * 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
CN102656297A (zh) * 2009-12-14 2012-09-05 昭和电工株式会社 SiC外延晶片及其制造方法
CN104952708A (zh) * 2014-03-24 2015-09-30 三菱电机株式会社 碳化硅半导体装置的制造方法
CN105826186A (zh) * 2015-11-12 2016-08-03 中国电子科技集团公司第五十五研究所 高表面质量碳化硅外延层的生长方法
CN107709635A (zh) * 2015-07-29 2018-02-16 新日铁住金株式会社 外延碳化硅单晶晶片的制造方法
CN107829135A (zh) * 2017-10-24 2018-03-23 瀚天天成电子科技（厦门）有限公司 一种高质量碳化硅外延生长工艺
CN109155239A (zh) * 2016-05-20 2019-01-04 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5897834B2 (ja) * 2011-07-19 2016-03-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
JP6037671B2 (ja) * 2012-06-19 2016-12-07 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2014175412A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体基板及び半導体装置
WO2016140051A1 (ja) * 2015-03-03 2016-09-09 昭和電工株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造方法
JP6584253B2 (ja) * 2015-09-16 2019-10-02 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
JP7017021B2 (ja) * 2016-08-31 2022-02-08 富士電機株式会社 炭化珪素半導体基体、炭化珪素半導体基体の結晶軸合わせ方法および炭化珪素半導体装置の製造方法
US11320388B2 (en) * 2016-08-31 2022-05-03 Showa Denko K.K. SiC epitaxial wafer containing large pit defects with a surface density of 0.5 defects/CM2 or less, and production method therefor
WO2018043171A1 (ja) * 2016-08-31 2018-03-08 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法、並びに、欠陥識別方法
JP6931995B2 (ja) * 2016-12-28 2021-09-08 昭和電工株式会社 ＳｉＣウェハの欠陥測定方法、標準サンプル及びＳｉＣエピタキシャルウェハの製造方法
JP6762484B2 (ja) * 2017-01-10 2020-09-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
WO2018185916A1 (ja) * 2017-04-06 2018-10-11 三菱電機株式会社 ＳｉＣエピタキシャルウエハ、ＳｉＣエピタキシャルウエハの製造方法、ＳｉＣデバイス及び電力変換装置
JP7163587B2 (ja) * 2018-02-07 2022-11-01 富士電機株式会社 炭化珪素エピタキシャル基板の製造方法及び半導体装置の製造方法
JP7023882B2 (ja) * 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
JP7148427B2 (ja) * 2019-02-06 2022-10-05 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2020202289A (ja) * 2019-06-10 2020-12-17 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218575A (ja) * 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
CN102656297A (zh) * 2009-12-14 2012-09-05 昭和电工株式会社 SiC外延晶片及其制造方法
CN104952708A (zh) * 2014-03-24 2015-09-30 三菱电机株式会社 碳化硅半导体装置的制造方法
CN107709635A (zh) * 2015-07-29 2018-02-16 新日铁住金株式会社 外延碳化硅单晶晶片的制造方法
CN105826186A (zh) * 2015-11-12 2016-08-03 中国电子科技集团公司第五十五研究所 高表面质量碳化硅外延层的生长方法
CN109155239A (zh) * 2016-05-20 2019-01-04 三菱电机株式会社 碳化硅外延基板及碳化硅半导体装置
CN107829135A (zh) * 2017-10-24 2018-03-23 瀚天天成电子科技（厦门）有限公司 一种高质量碳化硅外延生长工艺

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KONSTANTINOV ET.AL: "The mechanism for cubic SiC formation on off-oriented substrates", 《JOURNAL OF CRYSTAL GROWTH》, vol. 178, no. 4, pages 495 - 504, XP004087509, DOI: 10.1016/S0022-0248(97)00007-9 *
LIN DONG ET.AL: "Growth of 4H-SiC epilayers with low surface roughness and morphological defects density on 4°off-axis substrates", 《APPLIED SURFACE SCIENCE》, vol. 270, pages 301 - 306, XP028999996, DOI: 10.1016/j.apsusc.2013.01.018 *

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