CN111769130B - 一种cmos像素传感器 - Google Patents

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Abstract

本发明公开了一种CMOS像素传感器，包括P型衬底、P型高阻外延层、N阱、P阱、深N阱和深P隔离层；其中，深N阱和P型高阻外延层形成P‑N二极管；深N阱上的N阱和N型有源区构成通路，通过金属线连接其他读出电路；深P隔离层用来隔离深N阱内的器件，深P隔离层内的N阱和P型有源区用于制作PMOS晶体管，深P隔离层内的P阱和N型有源区用于制作NMOS管。

Description

一种CMOS像素传感器
技术领域
本发明涉及半导体集成电路领域,一种CMOS像素传感器。
背景技术
随着半导体技术工业和光刻技术的发展，CMOS像素传感器在X射线成像和粒子探测中的应用越来越广泛，其具有空间分辨率高、读出速度快、集成度高、功耗低以及成本低等特点，逐渐成为重要的检测技术。
但是，发明人发现CMOS像素传感器中的像素采用小面积二极管收集电荷，二极管面积在像素单元中的比例较小，导致电荷在收集过程中被复合，电荷收集时间较长、收集效率较低。
发明内容
针对现有技术存在的不足，本发明的的目的是提供一种CMOS像素传感器及像素单元，该装置能够有效缩短电荷收集时间，提高了收集效率和灵敏度。
为了实现上述目的，本发明是通过如下的技术方案来实现：
第一方面，本发明提供了一种CMOS像素传感器，包括P型衬底、P型高阻外延层、N阱、P阱、深N阱和深P隔离层；
深N阱和P型高阻外延层形成P-N二极管；
深N阱上的N阱和N型有源区(N+)构成通路，通过金属线连接其他读出电路；
深P隔离层用来隔离深N阱内的器件，避免了PMOS晶体管与灵敏二极管之间的电荷竞争，在深P隔离层内可同时制作PMOS和NMOS管，能够实现复杂CMOS电路，这有助于在像素内实现复杂电路，对像素信号进行放大和降噪处理；
N阱和P型有源区(P+)用于制作PMOS晶体管，P阱和N型有源区(N+)用于制作NMOS管。
作为进一步的技术方案，P型高阻外延层电阻率大于1KΩ·cm。
更进一步，P-N二极管所在阳极区连接有反偏电压，用于加快电荷收集。
作为进一步的技术方案，所述的CMOS像素传感器，还包括多个像素单元，多个像素单元构成一个像素阵列，每个像素单元内铺满深N阱，使整个像素单元作为一个二极管。
作为进一步的技术方案，每个像素单元包括依次连接的校准测试电路、电荷灵敏放大器、整形器、比较器和事例驱动电路。
校准测试电路由Cinj电容和外部触发信号组成，用于模拟外部电荷注入，标定像素内部电路性能。
所述电荷灵敏放大器的增益约为1/Cf，定制MOM电容作为反馈电容。
所述的整形器采用CR-RC结构。
所述的比较器采用两级结构，第一级完成差分放大功能，第二级完成正反馈比较功能。
所述的事例驱动电路完成优先判断功能，如果某像素被粒子击中，事例驱动电路将判断信号传输至列端，完成优先触发。
作为进一步的技术方案，CMOS像素传感器还配置像素配置电路、时序逻辑、偏置电路、时钟电路和控制接口；所述的像素配置电路、时序逻辑、偏置电路、时钟电路均与像素阵列相连。
所述的控制接口主要用来调节偏置参数以及使能信号，使芯片工作在最佳状态。所述的像素配置电路用于像素内部电路性能标定。所述时序逻辑用于像素内部逻辑电路。所述偏置电路主要向像素单元电路提供静态工作点。所述时钟电路主要向数据处理模块提供高速时钟。
上述本发明的有益效果如下：
本发明提出的CMOS像素传感器采用高阻外延层，能够增加二极管耗尽区宽度，缩短了电荷收集时间，提高了电荷收集效率，采用深N阱作为二极管阴极端，P型高阻外延层作为二极管阳极端，并在整个像素单元内布满深N阱，即二极管面积等同于像素单元面积，大大增加了二极管收集面积，降低了电荷复合率，增加了电荷收集数量，即提高了电荷收集效率，同时该工艺具备四阱，避免了PMOS晶体管与灵敏二极管之间的电荷竞争，并且能在像素单元内部实现复杂CMOS电路，完成信息放大、降噪以及数字化。像素内采用电荷灵敏前置放大器消除二极管电容带来的影响，同时定制MOM电容作为反馈电容，有效提高了放大器增益。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
图1是CMOS像素传感器工作原理示意图；
图2是CMOS像素传感器整体结构示意图；
图3是像素单元内部电路示意图；
图4是MOM电容实现形式示意图；
图5是像素传感器芯片整体结构图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本发明提供进一步的说明。除非另有指明，本发明使用的所有技术和科学术语具有与本发明所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本发明的示例性实施方式。如在这里所使用的，除非本发明另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合；
术语解释：
CMOS:Complementary Metal Oxide Semiconductor,互补式金属氧化物半导体
CMOS像素传感器：基于CMOS工艺，在同一晶圆衬底上集成像素单元和功能电路的粒子探测芯片。
正如背景技术所介绍的，现有技术中存在的不足，为了解决如上的技术问题，本发明提出了一种CMOS像素传感器。
本发明的一种典型的实施方式中，CMOS像素传感器能够有效缩短电荷收集时间和提高电荷收集效率。一方面采用深N阱与P型高阻外延层形成灵敏二极管，增加了耗尽层宽度，能够加快电荷收集，另一方面采用深N阱能够实现布满整个像素单元，而前端电路在深N阱内实现，这样有效降低了电荷复合率，提高了收集效率。
其工作原理如图1所示，该CMOS工艺具备P型高阻外延、N阱、P阱、深N阱和深P隔离层，其中像素单元和读出电路均在低掺杂的P型外延层上制作。其中，深N阱和P型外延层用来产生P-N灵敏二极管，深N阱上的N阱和N型有源区(N+)构成通路，通过金属线连接其他读出电路。
深P隔离层用来隔离深N阱内的器件，避免了PMOS晶体管与灵敏二极管之间的电荷竞争，在深P隔离层内可同时制作PMOS晶体管和NMOS管，能够实现复杂CMOS电路，这有助于在像素内实现复杂电路，对像素信号进行放大和降噪处理，其中深P隔离层内的N阱和P型有源区(P+)用于制作PMOS晶体管(参见图1中的右上角部分)，深P隔离层内的P阱和N型有源区(N+)用于制作NMOS管，参见图1制作有两个NMOS管。
深N阱与P型高阻外延层构成P-N二极管作为灵敏区，用于收集非平衡电子。
当粒子穿过传感器芯片时，在深N阱与P型高阻外延层形成的耗尽区产生一定数量的电子空穴对，每微米产生约80对非平衡载流子。
二极管耗尽区宽度与偏置电压和衬底电阻率关系式为：
Figure BDA0002590006920000051
其中，ε代表硅介电常数，μ代表迁移率，ρ代表衬底电阻率，Vbias表示P-N偏置电压。由式(1.1)可知，增加偏置电压和电阻率能有效提高耗尽区宽度，除了增加外延层电阻率大于1KΩ·cm之外，还可通过增加偏置电压增大耗尽区宽度，参见图1左边部分，衬底加反向电压(-Vb)，这些电子在耗尽区电场下被N+区收集。收集电荷经过像素内部电路放大、整形提高信噪比，然后经甄别器处理由模拟信号转换为数字信号，最后通过金属走线传递到后续的数据处理电路。
为了进一步提高电荷收集效率，在像素单元内铺满深N阱，一个像素单元就是一个灵敏二极管，深N阱与P型高阻外延层形成耗尽区，且耗尽区基本占满整个像素单元，当带电粒子穿过探测芯片，耗尽区内的电子被快速收集，而耗尽区外由于面积很小，电子复合率显著降低，因此绝大多数电荷均被耗尽区收集，显著提高了收集效率。
像素单元结构如图2所示，整个像素单元铺满了深N阱，一个像素就是一个灵敏二极管，在像素单元内即深N阱内制作NMOS和PMOS管，实现CMOS电路，像素单元输出由列传输线连接在一起，传送至列端处理电路。
图3是像素单元内部电路，包括校准测试、电荷灵敏放大器、整形器、比较器以及事例驱动电路。校准测试由Cinj电容和外部触发信号组成，用于模拟外部电荷注入，标定像素内部电路性能。由于二极管灵敏区域占整个像素的绝大部分面积，二极管电容很大。根据V＝Q/C可知，电压信号较小，为了消除大电容影响，采用电荷灵敏前放对信号进行放大，其工作原理是对输入电荷进行积分，输出信号幅度正比于输入电荷量。为了减小噪声，在信号数字化之前做降噪处理，加入整形器。像素信息通过比较器转换成数字信号，然后由事例驱动逻辑将击中信息送到列端。其中，比较器的参考电压(Vref)可由偏置电路设置。
电荷灵敏放大器的增益约为1/Cf，因此应尽量减小反馈电容值来获得更高增益，而CMOS工艺提供的标准电容器件最小容值受工艺限制，为了最大限度提高增益，采用定制MOM(Metal-Oxide-Metal，金属-氧化物-金属)电容作为反馈电容，即由金属氧化层之间的耦合电容产生。采用MOM电容，电容值能够小于1fF，而采用电容器件电容值约15fF。因此采用MOM电容能够有效减小反馈电容，提高电荷灵敏放大器增益。
反馈电阻用来提供静态工作点和对信号放电，阻值比较大(100MΩ～1GΩ)，同样，CMOS工艺提供的标准电阻器件最大阻值受工艺限制，而且面积较大，采用弱电流电路或弱开启开关可实现大于100MΩ阻值。整形器采用CR-RC结构，比较器采用两级结构，第一级完成差分放大功能，第二级完成正反馈比较功能，事例驱动电路完成优先判断功能，如果某像素被粒子击中，事例驱动电路将判断信号传输至列端，完成优先触发。
图4为MOM电容实现形式。采用同一层金属线插指状结构，其中金属线之间的间距取工艺允许的最小间距，金属线长度取单位长度的倍数。
图5表示像素传感器芯片整体结构图，若干个像素单元形成像素阵列，像素阵列的读出采用全局快门(global shutter)方式，只有像素被击中时，信息才被读出，这种方式读出速度快。除像素阵列外，像素传感器芯片还将集成像素配置电路、时序逻辑、偏置电路、时钟电路、优先编码逻辑、控制接口等***电路。
其中所述的像素配置电路、时序逻辑、偏置电路、时钟电路均与像素阵列相连；所述的像素阵列、控制接口、像素配置电路又与优先编码逻辑与数据处理模块相连，所述的优先编码逻辑与数据处理模块与读出单元相连，所述的读出单元与串行输出单元相连。
其中，像素配置电路主要用于像素内部电路性能标定，时序逻辑用于像素内部逻辑电路，偏置电路采用多位数模转换器(Digital to Analog Converter,DAC)实现，用来提供基准电压及电流，时钟电路采用锁相环(Phase-locked loops,PLL)实现，主要向像素阵列以及串行输出提供高速时钟，优先编码逻辑与数据处理模块用来处理事例信息，包含击中位置信息以及时间信息等，其输出数据率与事例数直接相关，而事例数可根据泊松分布计算出最大累积值，从而优化数字逻辑。控制接口主要用来调节偏置参数以及使能信号，使芯片工作在最佳状态。其工作原理为，当带电粒子穿过像素阵列，在像素内产生电信号，经放大、整形后，由比较器将模拟信号转换成数字信号，击中信息通过像素内事例驱动电路送至列端，优先编码逻辑与数据处理将全阵列击中信息处理后，由输出串行器依次读出击中地址信息和时间信息。由于灵敏二极管加反向偏压，像素阵列***电路必须用深N阱隔离，并且要定制设计IO(输入和输出)管脚。
本发明提出的CMOS像素传感器除了具有集成度高、分辨率高、功耗低、物质量低以及成本低之外，采用P型高阻外延层以及反向偏置电压，增加耗尽区宽度，缩短了电荷收集时间，提高了电荷收集效率，并采用像素单元大小的灵敏二极管，像素单元内铺满深N阱作为二极管阴极，能够降低电荷复合率，有效提高电荷收集效率，改善了像素传感器灵敏度。同时该工艺具备四阱，避免了PMOS晶体管与灵敏二极管之间的电荷竞争，并且能在像素内部实现复杂CMOS电路，完成信息放大、降噪以及数字化。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.CMOS像素传感器，其特征在于，包括P型衬底、P型高阻外延层、第一N阱、第二N阱、P阱、深N阱和深P隔离层；
其中P型高阻外延层位于P型衬底上，深N阱位于P型高阻外延层中，第一N阱位于深N阱上，深P隔离层位于第一N阱中；P阱、第二N阱位于深P隔离层中；
其中，深N阱和P型高阻外延层形成P-N二极管；
深N阱上的第一N阱和第一N型有源区构成通路，通过金属线连接其他读出电路；所述其他读出电路包括校准测试电路、电荷灵敏放大器、整形器、比较器和事例驱动电路；
深P隔离层用来隔离深N阱内的器件，深P隔离层内的第二N阱和P型有源区用于制作PMOS晶体管，深P隔离层内的P阱和第二N型有源区用于制作NMOS管。
2.如权利要求1所述的CMOS像素传感器，其特征在于，P型高阻外延层电阻率大于1KΩ·cm。
3.如权利要求1所述的CMOS像素传感器，其特征在于，P-N二极管所在阳极区连接有反偏电压，用于加快电荷收集。
4.如权利要求1所述的CMOS像素传感器，其特征在于，还包括多个像素单元，多个像素单元构成一个像素阵列，每个像素单元内铺满深N阱，使整个像素单元作为一个二极管。
5.如权利要求1所述的CMOS像素传感器，其特征在于，每个像素单元包括依次连接的校准测试电路、电荷灵敏放大器、整形器、比较器和事例驱动电路。
6.如权利要求5所述的CMOS像素传感器，其特征在于，所述的校准测试电路由Cinj电容和外部触发信号组成，用于模拟外部电荷注入，标定像素内部电路性能。
7.如权利要求5所述的CMOS像素传感器，其特征在于，所述电荷灵敏放大器的增益约为1/Cf，定制MOM电容作为反馈电容,Cf为反馈电容值。
8.如权利要求5所述的CMOS像素传感器，其特征在于，所述的整形器采用CR-RC结构；所述的比较器采用两级结构，第一级完成差分放大功能，第二级完成正反馈比较功能。
9.如权利要求5所述的CMOS像素传感器，其特征在于，所述的事例驱动电路完成优先判断功能，如果某像素被粒子击中，事例驱动电路将判断信号传输至列端，完成优先触发。
10.如权利要求1所述的CMOS像素传感器，其特征在于，CMOS像素传感器还配置像素配置电路、时序逻辑、偏置电路、时钟电路和控制接口；所述的像素配置电路、时序逻辑、偏置电路、时钟电路均与像素阵列相连；所述的控制接口用来调节偏置参数以及使能信号；所述的像素配置电路用于像素内部电路性能标定；所述时序逻辑用于像素内部逻辑电路；所述偏置电路主要向像素单元电路提供静态工作点；所述时钟电路主要向数据处理模块提供高速时钟。
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