CN111768807B - 磁性随机存储单元的字线电源控制电路 - Google Patents
磁性随机存储单元的字线电源控制电路 Download PDFInfo
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Abstract
本申请提供一种磁性随机存储器的字线电源控制电路，其包括读写控制电路及其字线译码器之间的逻辑控制电路。所述逻辑控制电路具有字线反馈功能，以调节控制读操作的写控制反馈信号。此模式根据写/读操作时对被选中字线进行快速充电，有助于降低字线电源控制电路的读操作字线上升延迟，加快读速度。具有操作简单、可靠性高等优点。
Description
技术领域
本申请涉及寄存器技术领域，特别是关于一种使磁性随机存储器的字线电源控制电路。
背景技术
现行MRAM(磁性随机存储器)，其字线电源控制电路一般采用读写分开方法：即读操作时，通过读控制信号，将所需要的字线读电位通过字线译码器施加于所选中的字线上。写操作时，通过写控制信号将VDD高电压施加于所选中字线上。在字线电源根据读写操作进行切换时，通常使用高压器件传递字线写电位，由于高压器件自身导通电阻较大，所以增加了字线电压的上升延迟。现行技术中，一般采用电荷共享设计来降低读操作字线延迟。然而，此种电路需要设计电荷共享电容，电容值容量需就实际试验得知，故不易确定。而且电容值与字线电容比值过小或过大，不是导致所选中字线起始电压过低，不利于读字线上升延迟，就是需要容量比较大的电荷共享电容，进而占据较大芯片面积；或采用其它类型电容，可能增加芯片制造成本。再加上电荷共享电容会与字线电容同时作为充电负载，反会加大读字线电位上升延迟。而且，电荷共享电路需要配合脉冲电路以单独产生脉冲信号，除会占据一部分芯片面积之外，还易受到工艺波动而形成器件延迟偏差，即芯片与芯片之间的脉冲宽度差别较大，在极端情况下，所选中单元字线上电压较高，可能会引入应力问题，使得单元存取管的阈值电压增加，不利于MRAM单元的写驱动。
其中，请参阅美国专利申请号US20130314980A1，其揭露一种MRAM缩小读电路字线上升延迟的电路设计，该专利即是采用电荷共享设计，将电荷共享电容会与字线电容同时作为充电负载，使得所选的字线电位上升至需求的核心电位。
发明内容
为了解决上述技术问题，本申请的目的在于，提供一种磁性随机存储单元的字线电源控制电路，在读操作时其通过字线电源电位提供实时反馈，缩短字线电压的上升延迟。
本申请的目的及解决其技术问题，是采用以下技术方案来实现的。
本申请提供一种磁性随机存储器的字线电源控制电路，其包括读写控制电路，所述读写控制电路包括读控制开关与写控制开关的输入端分别用以获取字线读信号或字线写信号，输出端电性耦接与存储单元阵列连接的字线译码器。
逻辑控制电路连接于所述读写控制电路与所述字线译码器之间，所述逻辑控制电路包括：第一部分电路，包括第一或非门与接地开关管，所述接地开关管设置于所述读写控制电路的输出端与接地之间，所述第一或非门输入端获取读触发信号与写触发信号，输出端连接所述接地开关管；第二部分电路，由所述读写控制电路的输出端至所述写控制开关的控制端，依序连接三输入与非门、第一反向器、第二或非门与第二反向器，所述第二或非门的一输入端连接所述第一或非门的输出端，所述三输入与非门的二个输入端分别连接写控制信号与读触发信号；所述读控制开关的控制端获取读控制信号，所述写控制开关的控制端获取由所述逻辑控制电路产生的写控制反馈信号。
在本申请的实施例中，所述读控制开关与所述写控制开关为PMOS开关管。
在本申请的实施例中，当存储单元不进行读写操作时，所述写触发信号与所述读触发信号均为低电平信号，所述写控制信号为高电平信号；所述第一或非门输出端为高电平，所述读控制信号与所述写控制反馈信号均为高电平，所述读控制开关与所述写控制开关均为截止，所述接地开关管为导通，所述读写控制电路的输出端为低电平。
在本申请的实施例中，当写触发信号为高电平信号，所述写控制信号与读触发信号均为低电平信号，所述三输入与非门的输出端为高电平；所述第一或非门的输出端为低电平。
在本申请的实施例中，所述写控制反馈信号为低电平，所述写控制开关将所述字线写信号作为输出，所述字线译码器将字线写信号传递到所选中的单元字线。
在本申请的实施例中，当读触发信号为高电平信号，所述读触发信号与写控制信号均为高电平信号，所述写触发信号为低电平信号，所述读控制开关导通，所述第一或非门的输出端为低电平；所述写控制反馈信号的电平由所述所述三输入与非门的输出端的输出结果而定。
在本申请的实施例中，所述三输入与非门包括三个PMOS开关管、三个NMOS开关管与扩展NMOS开关管，所述三个PMOS开关管的源极连接电源端，漏极连接为所述三输入与非门的输出端；所述三个NMOS开关管串接于所述三输入与非门的输出端与接地之间；所述三个PMOS开关管与所述三个NMOS开关管以相异开关管成组配对的方式，各组开关管的控制端分别的连接至所述读写控制电路的输出端、所述读触发信号与所述写控制信号；所述扩展NMOS开关管连接于三个NMOS开关管中，两相邻NMOS开关管的接点与所述电源之间，所述扩展NMOS开关管的控制端连接所述三输入与非门的输出端。
在本申请的实施例中，在读开始时，所述读写控制电路的输出端为0电平，所述三输入与非门的输出端为高电平，所述扩展NMOS开关管导通，并且所述读写控制电路的输出端对应的NMOS开关管，其源极电位为所述电源电压至所述扩展NMOS开关管的阈值电压之间，所述写控制反馈信号为0电平，所述写控制开关与所述读控制开关同时导通，所述字线读信号与所述字线写信号输出至所述字线译码器选中的的字线充电。
在本申请的实施例中，当所述读写控制电路的输出端的电平上升到一定电平时，所述三输入与非门的输出结果为低电平，所述写控制反馈信号为高电平，所述写控制开关截止；所述字线读信号输出至所述字线译码器选中的的字线充电，直到所选中单元字线上升到所述字线读信号的电位。
本申请磁性随机存储器的字线电源控制电路，通过具有反馈能力的逻辑控制电路，即可缩小读操作时的字线电位上升延迟。其次，本申请不需要额外增设电荷共享电容，因此不会增加额外掩模版。其三，由于没有增加额外电容，所以读操作中字线负载电容相对较小，有利于提高读速度。其四，因为没有增设电容，即不存在工艺波动造成器件的寄生电容偏差，可相对的稳定芯片与芯片之间的字线上升读延迟一致性，提升芯片生产良率。其五，本申请不需要脉冲产生电路，故可以节省可观的芯片占用面积。本申请通过检测字线电压来实时关闭写通路传输管，既可以有效地降低读延迟，又可以避免字线电压上升过高带来可靠性问题。
综合上述，本发明MRAM字线电源控制电路具有操作简单、芯片成本低以及可靠性高等优势，适用于MRAM存储器电路设计中。
附图说明
图1为美国专利申请号US20130314980A1的减小MRAM读电路设计示意图；
图2为本申请实施例的磁性随机存储器的字线电源控制电路示意图；
图3为本申请实施例的MRAM字线电压控制电路主要信号时序图；
图4为本申请实施例的MRAM字线电压控制电路与传统电路信号对比示意图。
具体实施方式
请参照附图中的图式，其中相同的组件符号代表相同的组件。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。
以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。
本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及他譬的变形，意图在于覆盖不排他的包含。
本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
在附图中，为了清晰、理解和便于描述，夸大设备、***、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本申请为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本申请提出的一种磁性随机存储器的字线电源控制电路，其具体结构、特征及其功效，详细说明如后。
图1为美国专利申请号US20130314980A1的减小MRAM读电路设计示意图，该专利公开了一种采用电荷共享原理来降低读操作字线延迟设计。
该发明具体原理是：针对写操作时，将控制信号RD设置为低电平，将Vwl节点与Vcom节点接通；然后通过字线译码电路将Vwl电位传递至所选中字线上。而进行读操作时，首先将RD信号拉低至低电平，使得Vcom电位升至Vwl，故此时Cvcom电容上存的电荷量是Vwl*Cvcom；过一段时间后，将RD信号抬升至高电平，所以P3管子关闭；假设译码器中某一路的P5管子已经开启，此时由于电荷共享原理，所选中单元的字线电压为(假设所选中字线电压刚开始为0V)。然后将bRD_d信号拉低为低电平，然后通过P4管子对Cvcom和Cwl同时充电，届时所选中的字线电压从刚开始的/>上升至Vcore。相比与传统的字线电源控制电路，所选中单元的字线电压初始值与终值差明显减小，所以有利于降低字线读延迟。
然而，该电路需要设计电荷共享电容Cvcom，电容值容量需根据实际试验得知，故不易确定。而且电容值与字线电容比值不宜过小或过大；过小导致所选中字线起始电压过低，不利于读字线上升延迟，而过大则需要容量比较大的电荷共享电容，进而占据较大芯片面积；或采用其它类型电容，可能增加芯片制造成本。
再加上电荷共享电容Cvcom会与字线电容Cwl同时作为充电负载，反会加大读字线电位上升延迟。而且，电荷共享电路需要配合脉冲电路以单独产生脉冲信号RD，除会占据一部分芯片面积之外，还易受到工艺波动而形成器件延迟偏差，即芯片与芯片之间的脉冲宽度差别较大，在极端情况下，所选中单元字线上电压较高，可能会引入应力问题，使得单元存取管的阈值电压增加，不利于MRAM单元的写驱动。
图2为本申请实施例的磁性随机存储器的字线电源控制电路示意图，图3为本申请实施例的MRAM字线电压控制电路主要信号时序图，以下请同时配合参阅以利于理解。本申请提供一种磁性随机存储器的字线电源控制电路，其包括读写控制电路，所述读写控制电路包括读控制开关pmb与写控制开关pma的输入端分别用以获取字线读信号Vwl_re或字线写信号Vwl_we，输出端Vpp电性耦接与存储单元阵列(MRAM Array)连接的字线译码器(RowDecoder)。
逻辑控制电路连接于所述读写控制电路与所述字线译码器(Row Decoder)之间，所述逻辑控制电路包括：第一部分电路，包括第一或非门NOR1与接地开关管nm0，所述接地开关管nm0设置于所述读写控制电路的输出端Vpp与接地GND之间，所述第一或非门nNOR1的输入端获取读触发信号RE与写触发信号WE，输出端NS连接所述接地开关管GND的控制端；第二部分电路，由所述读写控制电路的输出端Vpp至所述写控制开关pma的控制端，依序连接三输入与非门NAND3S、第一反向器INV1、第二或非门NOR2与第二反向器INV2。所述第二或非门NOR2的一输入端连接所述第一或非门NOR1的输出端NS，另一输入端连接第一反向器的输出端。所述三输入与非门NAND3S的二个输入端分别连接写控制信号WEb与读触发信号RE；所述读控制开关pmb的控制端获取读控制信号REb，所述写控制开关pma的控制端获取由所述逻辑控制电路产生的写控制反馈信号WEbd。
在一些实施例中，读写控制电路主要由传输门构成。在一些可选的实施例中，为了减小面积，所述读控制开关pmb与所述写控制开关pma均采用PMOS开关管作为传输管。读控制信号直接控制读通路的PMOS管；而写控制信号则由具有字线反馈功能的逻辑控制电路产生。
在本申请的实施例中，所述三输入与非门包括三个PMOS开关管(pm1、pm2、pm3)、三个NMOS开关管(nm1、nm2、nm3)与扩展NMOS开关管nm4，所述三个PMOS开关管(pm1、pm2、pm3)的源极连接电源端VDD，漏极相互作为所述三输入与非门NAND3S的输出端A；所述三个NMOS开关管(nm1、nm2、nm3)以源漏相接的方式，串接于所述三输入与非门的输出端A与接地GND之间；所述三个PMOS开关管(pm1、pm2、pm3)与所述三个NMOS开关管(nm1、nm2、nm3)以相异开关管成组配对的方式，各组开关管的控制端分别的连接至所述读写控制电路的输出端Vpp、所述读触发信号RE与所述写控制信号WEb；所述扩展NMOS开关管nm4连接于三个NMOS开关管中，两相邻NMOS开关管(nm2、nm3)的源漏接点与所述电源VDD之间，所述扩展NMOS开关管nm4的控制端连接所述三输入与非门NAND3S的输出端A。
在本申请的实施例中，当存储单元不进行读写操作时，所述写触发信号WE与所述读触发信号RE均为低电平信号，所述写控制信号WEb为高电平信号；所以第一或非门NOR1的输出端NS为高电平，所述读控制信号REb与所述写控制反馈信号WEbd均为高电平，所述读控制开关pmb与所述写控制开关pma均为截止，所述接地开关管nm0为导通，所述读写控制电路的输出端Vpp为低电平。
在本申请的实施例中，当写信号达到时，即写触发信号WE为高电平信号，所述写控制信号Web与读触发信号RE均为低电平信号，所述三输入与非门NAND3S的输出端A为高电平；所述第一或非门NOR1的输出端NS为低电平。进一步的，所述写控制反馈信号WEbd为低电平，所述写控制开关将所述字线写信号Vwl_we作为输出，所述字线译码器(Row Decoder)将字线写信号Vwl_we传递到所选中的单元字线(开始时Vpp为低电平)，以对该单元字线进行充电。
在本申请的实施例中，当读信号达到时，即读触发信号RE为高电平信号，所述读触发信号RE与写控制信号WEb均为高电平信号，所述写触发信号WE为低电平信号，所述读控制开关pmb导通，所述第一或非门NOR1的输出端NS为低电平；所述写控制反馈信号WEbd的电平由所述所述三输入与非门NAND3S的输出端A的输出结果而定。
在本申请的实施例中，在读开始时，所述读写控制电路的输出端Vpp为0电平，所述三输入与非门NAND3S的输出端A为高电平，所述扩展NMOS开关管nm4导通，并且所述读写控制电路的输出端Vpp对应的NMOS开关管nm3，其源极电位为所述电源电压至所述扩展NMOS开关管nm4的阈值电压之间(即VDD-Vthn_nm4)，所述写控制反馈信号WEbd为0电平，所述写控制开关pma与所述读控制开关pmb同时导通，所述字线读信号Vwl_re与所述字线写信号Vwl_we，分别的通过所述写控制开关pma与所述读控制开关pmb传输至所述读写控制电路的输出端Vpp，以对所述字线译码器(Row Decoder)选中的的字线充电。
在本申请的实施例中，当所述读写控制电路的输出端Vpp的电平上升到一定电平时，所述三输入与非门NAND3S的输出结果A为低电平，所述写控制反馈信号WEbd为高电平，所述写控制开关pma截止；所述字线读信号Vwl_re输出至所述字线译码器(Row Decoder)选中的的字线充电，直到所选中单元字线上升到所述字线读信号Vwl_re的电位。
由以上可以看出，在写操作时，Vwl_we通过写控制开关pma管对所选中单元字线充电；写操作或是读操作均未到来时，Vpp电位通过接地开关管nm0管放电至低电平。但是进行读操作时，在Vpp电位较低时，Vpp由Vwl_we和Vwl_re同时充电；当Vpp电位上升到三输入与非门NAND3S的翻转阈值(此翻转阈值可以通过调整扩展NMOS开关管nm4尺寸或者管子类型来调节)时，Vpp则单独由Vwl_re来充电。传统字线电源控制电路的读操作，自始至终都是由Vwl_re来充电。所以，与其相比，本发明字线电源控制电路的读操作字线上升延迟有效缩短。
图4为本申请实施例的MRAM字线电压控制电路与传统电路信号对比示意图。为了充分阐述本发明MRAM字线电源控制电路设计，以9位行地址线进行详细说明。
结合MRAM字线电压控制电路与传统电路信号对比，如图4所示。假设Vwl_we＝1.4V,Vwl_re＝0.9V,GND＝-0.5V。当A<1:9>＝111 111 111时，所以512行字线中选中WL<512>。当未进行读或者写操作时，NS和WEbd均输出高电平，所以所选中字线电平连接到GND，即:-0.5V。在t＝6.1ns时，WE信号为高电平，此时进行写操作；经过一段延迟后，NS信号和WEbd信号均拉低至-0.5V，所以此时接地开关管nm0管和读控制开关pmb管截至、写控制开关pma管开始导通，所以所选中字线电平逐步上升到Vwl_we电平；当WE信号重新拉低时，所选中字线电平又通过接地开关管nm0管放电至-0.5V。当t＝25.1ns时，RE信号抬高至高电平，此时所选中字线电平仍为-0.5V,所以图3中三输入与非门NAND3S中A输出为高电平，所以WEbd为低电平；而当所选中字线电平逐步抬高时，当所选中字线电压抬高至0.6V时，三输入与非门NAND3S输出结果迅速拉低，进一步地，WEbd控制的写控制开关pma慢慢截至，所以在WEbd形成一个0.56ns脉冲(若想进一步地增加脉冲宽度时，可以适当地增加扩展NMOS开关管nm4管子宽长比，或者将扩展NMOS开关管nm4替换成具有更低阈值电压类型的nmosfet，来提高三输入与非门NAND3S的翻转阈值，从而延迟写控制开关pma管子截至时间，加快读速度；相反地，可以减小扩展NMOS开关管nm4管子宽长比，或者将扩展NMOS开关管nm4替换成具有更高阈值电压类型的nmosfet，来减小读速度过程中可能产生的过冲毛刺)。此后，单独由读控制开关pmb管将Vwl_re电平传递至所选中单元字线。
为了进一步与传统字线电源控制电路相比较，本申请针对两种电路进行对比，其中除了本发明中包含图2中的NAND3S、INV1、INV2以及NOR2，其它部分电路以及与统字线电源控制电路的条件完全一致。对比结果如图4所示：在最差条件下，即ss corner工艺角、125摄氏度条件下,传统电路延迟为1354ps,而本发明为924ps,故本发明相对传统电路延迟减小了32％。另外，在不同工艺角和温度条件下，传统电路的最大延迟和最小延迟相差620ps,而本发明只有415ps，所以受工艺和温度影响，本发明延迟波动相比传统电路，降低了33％。
从以上对比结果可以看出，相比传统电路，本发明电路延迟降低了32％，而且受工艺角和温度影响减小33％。
本申请磁性随机存储器的字线电源控制电路，通过具有反馈能力的逻辑控制电路，即可缩小读操作时的字线电位上升延迟。其次，本申请不需要额外增设电荷共享电容，因此不会增加额外掩模版。其三，由于没有增加额外电容，所以读操作中字线负载电容相对较小，有利于提高读速度。其四，因为没有增设电容，即不存在工艺波动造成器件的寄生电容偏差，可相对的稳定芯片与芯片之间的字线上升读延迟一致性，提升芯片生产良率。其五，本申请不需要脉冲产生电路，故可以节省可观的芯片占用面积。本申请通过检测字线电压来实时关闭写通路传输管，既可以有效地降低读延迟，又可以避免字线电压上升过高带来可靠性问题。
综合上述，本发明MRAM字线电源控制电路具有操作简单、芯片成本低以及可靠性高等优势，适用于MRAM存储器电路设计中。
“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。
Claims (10)
1.一种磁性随机存储器的字线电源控制电路，其包括读写控制电路，所述读写控制电路包括读控制开关与写控制开关，所述读控制开关与写控制开关的输入端分别用以获取字线读信号或字线写信号，输出端电性耦接与存储单元阵列连接的字线译码器，其特征在于，逻辑控制电路连接于所述读写控制电路与所述字线译码器之间，所述逻辑控制电路包括：
第一部分电路，包括第一或非门与接地开关管，所述接地开关管设置于所述读写控制电路的输出端与接地之间，所述第一或非门输入端获取读触发信号与写触发信号，输出端连接所述接地开关管；
第二部分电路，由所述读写控制电路的输出端至所述写控制开关的控制端，依序连接三输入与非门、第一反向器、第二或非门与第二反向器，所述第二或非门的一输入端连接所述第一或非门的输出端，所述三输入与非门的二个输入端分别连接写控制信号与读触发信号；
所述读控制开关的控制端获取读控制信号，所述写控制开关的控制端获取由所述逻辑控制电路产生的写控制反馈信号；
当所述读写控制电路的输出端Vpp的电平上升到一定电平时，所述三输入与非门NAND3S的输出结果A为低电平，所述写控制反馈信号WEbd为高电平，所述写控制开关pma截止；所述字线读信号Vwl_re输出至字线译码器选中的字线充电，直到所选中单元字线上升到所述字线读信号Vwl_re的电位。
2.如权利要求1所述磁性随机存储器的字线电源控制电路，其特征在于，所述读控制开关与所述写控制开关为PMOS开关管。
3.如权利要求1所述磁性随机存储器的字线电源控制电路，其特征在于，当存储单元不进行读写操作时，所述写触发信号与所述读触发信号均为低电平信号，所述写控制信号为高电平信号；
所述第一或非门输出端为高电平，所述读控制信号与所述写控制反馈信号均为高电平，所述读控制开关与所述写控制开关均为截止，所述接地开关管为导通，所述读写控制电路的输出端为低电平。
4.如权利要求1所述磁性随机存储器的字线电源控制电路，其特征在于，当写触发信号为高电平信号，所述写控制信号与读触发信号均为低电平信号，所述三输入与非门的输出端为高电平；所述第一或非门的输出端为低电平。
5.如权利要求4所述磁性随机存储器的字线电源控制电路，其特征在于，所述写控制反馈信号为低电平，所述写控制开关将所述字线写信号作为输出，所述字线译码器将字线写信号传递到所选中的单元字线。
6.如权利要求1所述磁性随机存储器的字线电源控制电路，其特征在于，当读触发信号为高电平信号，所述读触发信号与写控制信号均为高电平信号，所述写触发信号为低电平信号，所述读控制开关导通，所述第一或非门的输出端为低电平；所述写控制反馈信号的电平由所述所述三输入与非门的输出端的输出结果而定。
7.如权利要求1所述磁性随机存储器的字线电源控制电路，其特征在于，所述三输入与非门包括三个PMOS开关管、三个NMOS开关管与扩展NMOS开关管，所述三个PMOS开关管的源极连接电源端，漏极连接为所述三输入与非门的输出端；所述三个NMOS开关管串接于所述三输入与非门的输出端与接地之间；所述三个PMOS开关管与所述三个NMOS开关管以相异开关管成组配对的方式，各组开关管的控制端分别的连接至所述读写控制电路的输出端、所述读触发信号与所述写控制信号；所述扩展NMOS开关管连接于三个NMOS开关管中，两相邻NMOS开关管的接点与所述电源之间，所述扩展NMOS开关管的控制端连接所述三输入与非门的输出端。
8.如权利要求7所述磁性随机存储器的字线电源控制电路，其特征在于，在读开始时，所述读写控制电路的输出端为0电平，所述三输入与非门的输出端为高电平，所述扩展NMOS开关管导通，并且所述读写控制电路的输出端对应的NMOS开关管，其源极电位为所述电源电压至所述扩展NMOS开关管的阈值电压之间，所述写控制反馈信号为0电平，所述写控制开关与所述读控制开关同时导通，所述字线读信号与所述字线写信号输出至所述字线译码器选中字线，对其进行充电。
9.如权利要求8所述磁性随机存储器的字线电源控制电路，其特征在于，当所述读写控制电路的输出端的电平上升到一定电平时，所述三输入与非门的输出结果为低电平，所述写控制反馈信号为高电平，所述写控制开关截止；所述字线读信号输出至所述字线译码器选中的的字线充电，直到所选中单元字线上升到所述字线读信号的电位。
10.如权利要求7所述磁性随机存储器的字线电源控制电路，其特征在于，通过提升所述扩展NMOS开关管的宽长比与选取低阈值电压类型的NMOS场效应晶体管中至少一者，以提升所述写控制反馈信号的脉冲宽度，从而延迟所述写控制开关的截至时间；或者，通过降低所述扩展NMOS开关管的宽长比与选取高阈值电压类型的NMOS场效应晶体管中至少一者，以降低所述写控制反馈信号的脉冲宽度，从而缩短所述写控制开关的截至时间。
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