CN111755383A - 选择性介电沉积 - Google Patents

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Abstract

本申请涉及选择性介电沉积。描述了涉及在开口的侧壁上选择性地沉积内衬材料的方法、设备和***。一种实例方法包含在开口的侧壁和开口的底部表面的介电材料上形成内衬材料，以及使用非选择性蚀刻化学物质去除所述开口的所述侧壁和所述开口的所述底部表面的第一内衬材料。所述实例方法进一步包含在所述开口的所述侧壁的所述介电材料上形成第二内衬材料以避免与所述开口的所述底部表面接触。

Description

选择性介电沉积
技术领域
本公开总体涉及半导体装置及方法，更具体地涉及在开口的侧壁上选择性沉积材料。
背景技术
存储器装置通常作为计算机或其它电子装置中的内部、半导体、集成电路提供。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)和闪存等。一些类型的存储器装置可以是非易失性存储器(例如，ReRAM)并且可以用于需要高存储密度、高可靠性和低功率消耗的广泛范围的电子应用。易失性存储器单元(例如，DRAM单元)需要功率来保持其存储的数据状态(例如，经由刷新处理)，这与非易失性存储器单元(例如，闪存储器单元)相反，所述非易失性存储器单元在没有功率的情况下保持其存储的状态。然而，各种易失性存储器单元(例如，DRAM单元)可以比各种非易失性存储器单元(例如，闪存单元)更快地操作(例如，编程、读取、擦除等)。
发明内容
本公开的一些实施例提供一种方法，其包含：在开口的侧壁和所述开口的底部表面的介电材料上形成第一内衬材料；使用非选择性蚀刻化学物质从所述开口的所述侧壁和所述开口的所述底部表面的所述介电材料去除所述第一内衬材料；以及在所述开口的所述侧壁的所述介电材料上形成第二内衬材料，以避免与所述开口的所述底部表面接触。
本公开的一些实施例提供一种方法，其包含：在开口的侧壁和所述开口的底部表面上沉积第一内衬材料；利用非选择性蚀刻化学物质蚀刻所述第一内衬材料，以从所述开口的所述侧壁和所述开口的所述底部表面去除所述第一内衬材料；以及在所述开口的所述侧壁上沉积第二内衬材料，以避免在所述开口的所述底部表面上沉积所述第二内衬材料。
本公开的一些实施例提供一种方法，其包含：在开口的侧壁的介电材料和所述开口的底部表面的介电材料上沉积第一内衬材料；对所述第一内衬材料执行第一蚀刻；在所述开口的所述侧壁的所述介电材料上选择性地沉积第二内衬材料，以避免与所述开口的所述底部表面接触，其中所述开口的底部表面是导电性。
附图说明
图1-3绘示了在实例制造顺序中的各个时间点处的存储器装置的现有技术实例的横截面图。
图4-7绘示了根据本公开的多个实施例的在开口的侧壁上选择性沉积介电材料的实例制造顺序中的各个时间点处的实例存储器装置的一部分的横截面图。
图8-10是根据本公开的多个实施例的在开口的侧壁上选择性沉积介电材料的实例方法的流程图。
图11是用于实施根据本公开的多个实施例的实例半导体制造工艺的***的功能框图。
图12是根据本公开的一或多个实施例的包含至少一个存储器***的计算***的功能框图。
图13绘示了根据本公开的多个实施例的包含柱和邻近沟槽的存储器装置的半导体结构的实例的一部分的横截面图。
具体实施方式
存储器装置上的各种类型的半导体结构(例如，包含易失性或非易失性存储器单元的半导体结构)可以包含直线沟槽和/或圆形、正方形、长方形等空腔，所述空腔可以形成到半导体材料中以在其上产生用于后续半导体处理步骤的开口。可以使用化学气相沉积(CVD)、等离子体沉积等沉积各种材料，并且使用光刻技术对各种材料进行图案化，使用气相、湿和/或干蚀刻工艺掺杂和蚀刻各种材料以在衬底上形成半导体结构。此些开口可以含有或与有助于存储器装置上的数据存取、存储和/或处理或各种支撑结构的各种材料相关联。
此开口的形成可以允许开口被各种材料填充。例如，可以用包括各种不同材料的导电填充物填充开口。可以在开口的侧壁上形成介电材料以保持侧壁的导电部分与导电填充物分离。如果导电填充物与侧壁的导电部分接触，则可能导致短路。可以使用非选择性沉积来沉积介电材料，所述非选择性沉积可以覆盖形成在其中的开口(例如，沟槽)的侧壁和底部表面。开口的底部表面可以是导电的。可以使用蚀刻来去除覆盖开口的底部表面的介电材料，以稍后建立与导电底部表面的电接触。去除覆盖开口底部的介电材料的蚀刻也可能损坏侧壁上的介电材料。
对侧壁的此损坏可能造成涉及存储器装置的数据存取、存储和/或处理功能的非预期后果。例如，如本文中进一步描述，当使用存储器装置时，对开口的侧壁的介电材料造成的损坏可能增加短路故障的可能性。
本公开包含涉及在开口(例如，形成在衬底上的半导体结构之间的沟槽)的侧壁上选择性沉积介电材料的方法、设备和***。本文中所述的方法的实例包含在开口的侧壁和开口的底部表面上形成内衬材料。所述实例方法进一步包含从侧壁和底部去除内衬材料以暴露开口的底部表面，然后在开口的侧壁上选择性地沉积第二内衬材料。
在本公开的以下具体实施方式中，参考形成本公开的一部分的附图，其中以图示的方式展示了如何实践本公开的一或多个实施例。充分详细地描述这些实施例以使本领域的技术人员能够实践本公开的实施例，应了解，可以利用其它实施例且可以在不脱离本公开的范围的情况下进行工艺、电和/或结构改变。如本文中所使用，“多个”可以指一或多个此些事物。例如，多个电容器可以指至少一个电容器。
本文中的附图遵循编号惯例，其中第一个数字或多个数字对应于附图的附图编号，其余数字标识附图中的元件或组件。不同附图之间的类似元件或组件可以通过使用类似的数字来标识。例如，附图标记110在图1中可以表示元件“10”，并且类似的元件在图6中可以表示为610。
图1-3绘示了在实例半导体制造顺序中的时间点100处的实例存储器装置的一部分的横截面图的先前方法。图1中所绘示的制造顺序在时间点100处展示，其对应于已经在制造顺序中执行的各种处理活动。
侧壁108可以由导电材料和介电材料形成。在实例存储器阵列中，形成在衬底上的半导体结构可以包含存取装置(例如，晶体管)及存储节点(例如，电容器单元)。动态随机存取存储器(DRAM)阵列是实例存储器阵列的一种形式，其可以由通过半导体制造工艺制造的半导体结构形成到晶片上的衬底。存储器阵列可以具有在行和列的交叉点处形成存储器单元的存取装置阵列和存储节点的阵列。可以使用存取线(例如，字线(WL))来激活存取装置(例如，金属氧化物半导体场效应晶体管(MOSFET))以存取(例如，“接通”或“切断”存取)存储器单元的存储节点(例如，电容器单元)。可以使用感测线(例如，位线(BL))来向存储器单元的存储节点和/或从存储器单元的存储节点读取和/或写入(例如，编程)。
侧壁108的第一导电材料103展示为已经形成在下层衬底材料101上。衬底材料101可以由各种未掺杂或掺杂的材料形成，在这些材料上可以沉积、掩模、蚀刻等各种其它材料以在其上形成半导体结构。相对惰性的未掺杂衬底材料101的实例可以包含单晶硅(monocrystalline silicon/monosilicon)、多晶硅(polycrystalline silicon/polysilicon)和非晶硅，以及其它可能性。
在多个实施例中，第一导电材料103可以由多晶硅形成并被掺杂。多晶硅是高纯度、多晶形式的硅。多晶硅可以用作金属氧化物半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)技术中的导电栅极材料。
第一导电材料103最初可以形成(例如，沉积)为下层衬底材料101的表面上的层。例如，第一导电材料103可以在其中没有形成从第一导电材料103的上表面到下层衬底材料101的表面的开口118的情况下形成。可以在第一导电材料103上形成第二导电材料104。第二导电材料104展示为已经形成在第一导电材料103的表面上。第二导电材料104可以是钨。其它掺杂和处理步骤可以作为制造工艺的一部分来执行，以产生半导体结构。可以在第二导电材料104的表面上形成介电材料106。介电材料106可以由氮化物形成。氮化物材料可以由针对介电或电阻特性选择的氮化物材料形成。例如，可以从氮化硼(BN)、氮化硅(SiNx、Si3N4)、氮化铝(AlN)、氮化镓(GN)、氮化钽(TaN、Ta2N)、氮化钛(TiN、Ti2N)和氮化钨(WN、W2N、WN2)以及其它可能性中选择一或多种介电材料和/或氮化物，用于形成介电材料106。
可以执行掩模、图案化和蚀刻工艺以产生形成开口的沟槽，所述开口从介电材料106的顶表面向下穿过第二导电材料104和第一导电材料103到达衬底101上的下层导电触点120和间隔物111，从而将第一导电材料103和第二导电材料104分离成柱。然而，实施例不限于此实例处理顺序。
介电间隔物110可以形成在开口118的侧壁108上。可以沉积介电材料110，以在随后的处理和离散装置完成以及随后的使用期间沿着形成开口(例如，沟槽118)的柱的侧壁108保护半导体结构的完整性和/或使半导体结构电隔离，以免受到损坏。介电间隔物110的损坏可以保护侧壁108免受包含后续工艺(例如，蚀刻)的损坏。
蚀刻是在制造工艺期间从衬底上的半导体结构的不同部分中选择性地和/或非选择性地化学去除不同半导体材料的工艺。两种类型的蚀刻剂是液相(湿)和等离子体相(干)。湿蚀刻使用液体形式的蚀刻剂。在湿蚀刻期间，晶片(例如，形成衬底且在其上形成半导体结构的硅晶片)可以浸没在蚀刻剂浴中并搅动以实现良好的工艺控制。例如，缓冲氢氟酸(BHF)可以用于在硅衬底上蚀刻二氧化硅。作为浸没的替代方案，某些半导体制造工具和设备(例如，容纳衬底材料的半导体处理室)可以使用气体来缓冲和保护晶片的一侧，同时将蚀刻剂施加到另一侧。
等离子体蚀刻工具和设备可以通过调节施加到正在进行制造工艺的晶片的等离子体气体的参数以多种模式操作。等离子体产生在晶片的表面处发生反应的中性带电的高能自由基。在等离子体蚀刻中，中性粒子从所有角度攻击晶片。用于等离子体的源气体通常含有富含氯或氟的小分子。
可以在制造设备(例如，CVD室)内使用化学气相沉积(CVD)工艺在柱的侧壁108上形成介电间隔物。在一个实施例中，介电间隔物110可以是积层介电层。积层介电层是由多层介电材料形成的介电材料。例如，积层介电层可以由三层介电材料形成。积层介电层的第一层112可以由低介电常数(k)材料形成。低介电常数k材料的实例可以是介电常数k小于或等于4.2的材料。在其它实施例中，积层介电层材料的第一层112可以由氮化物形成。积层介电层的第二层114可以由氧化物形成，而积层介电层材料的第三层116可以由氮化物形成。积层介电层材料110的第三层116可以形成在积层介电层材料110的第一层112和第二层114以及开口118的底部表面120上。
根据一系列平行板电容器方程，通过组合积层介电层110的三个层中的每一者的k值来得到积层介电层110的k值。也可以通过对积层介电层110的第一层112、第二层114和第三层116的k求平均值来得到积层介电层110的k值。积层介电层可以形成为具有低于由固体氮化物制成的介电材料的k。氮化物可以具有大约7.0的k值。然而，积层介电层可以具有约4.2或更小的介电常数k值。
图2绘示了根据本公开的多个实施例在结合图1所描述的实例制造顺序之后的另一个时间点222处的半导体制造顺序的横截面图。
图2中所绘示的制造顺序的时间点222展示了积层介电层210的一部分已被去除。蚀刻工艺从底部表面220去除第三层216。用于去除第三层216的蚀刻可以是等离子体蚀刻。
等离子体蚀刻可能对介电层210造成损坏。例如，等离子体蚀刻及其它工艺的高能自由基可以以非选择性方式去除材料(例如，第三层216)并降低侧壁208上的积层介电层210的完整性。所述损坏可以包含在介电间隔物210中引起针孔224。针孔是通过或者就像是通过针所形成的微小穿刺。损坏介电间隔物的第三层216可以使介电间隔物210的第一层212和第二层214暴露于损坏。对介电间隔物210的第一层212和第二层214的损伤也会导致针孔224的形成。如果针孔224穿过介电间隔物210的所有三个层而形成，那么用于填充开口218的材料可以行进穿过针孔224并到达侧壁208。
在蚀刻之后，去除开口218的底部表面220上的介电间隔物210的第三层216。所述蚀刻无法从底部表面220完全去除第三层216。蚀刻残余的第三层216可以占据开口218的底部表面220上的空间。由第三层218占据的空间是不能用于导电的空间。如图2中所展示，在底部表面220上的介电间隔物210的残余的第三层216可以同时邻接侧壁208上的第三层216的部分和开口的底部表面220。
图3与图2类同或类似。图3绘示了在介电间隔物310损坏时填充开口(例如，图2中所绘示的开口218)。图3绘示了由介电间隔物310的损坏引起的短路。
如图3所展示，导电填充物330可以填充开口。导电填充物330可以是多晶硅。当导电填充物330填充开口时，一些导电填充物330可以行进穿过针孔324。针孔324可以允许导电填充物330行进穿过介电间隔物310的层，所述介电间隔物310的层经形成以保持导电填充物330与侧壁308分离。通过行进穿过介电间隔物310且与侧壁308的导电材料形成接触，施加到导电填充物330的电流可以行进到侧壁308的导电材料且引起短路。
短路是允许电流在没有或具有非常低的电阻抗的情况下沿着不期望的路径行进的电路。如上所述，等离子体蚀刻可以对介电间隔物310造成损坏，从而导致穿过介电间隔物310形成针孔324。用于填充开口的导电填充物330可以通过针孔324行进穿过介电间隔物310。导电填充物330可以与侧壁308的导电材料接触，并且产生以让电流行进穿过的非预期路径。这可能导致短路。
图4绘示了根据本公开的多个实施例在开口的侧壁上选择性沉积介电材料的实例半导体制造顺序中的时间点431处的实例存储器装置的一部分的横截面图。
在图4的实例中，可以使用与结合图1所描述的类似的工艺，以便形成积层介电层410，其旨在电隔离其中具有导电层403和404且由开口418分离的半导体柱的侧壁408。根据本文中所描述的实施例，可以在此介电间隔物410和开口418的由间隔物411隔离的底部导电表面420上形成第一内衬材料432，例如，使用CVD或其它合适工艺。第一内衬材料432可以由氮化物形成。可以使用非选择性工艺在介电间隔物410和开口418的底部表面420上形成第一内衬材料432。第一内衬材料432可以用于保护介电间隔物410的第三层416。例如，第一内衬材料432可以保护侧壁408上的介电间隔物410的第三层416的部分免受后续蚀刻工艺的损坏，所述后续蚀刻工艺用于从开口418的底部表面420去除介电间隔物410的第三层416以暴露开口418的底部表面420上的导电材料。蚀刻工艺可以是非选择性蚀刻工艺，并且由于蚀刻深度有一定的纵横比，可能不期望地沿着柱的侧壁408蚀刻。例如，可以利用蚀刻工艺经由(例如，通过)形成在开口418的底部表面420上的介电间隔物410的第三层416进行蚀刻。
根据本文中所描述的实施例，第一内衬材料432可以减弱沿着柱的侧壁408对介电410进行的不期望的蚀刻。根据实施例，蚀刻工艺的执行可以导致第一内衬材料432和第三层416从底部表面去除，以暴露底部表面420上的导电材料。以此方式，蚀刻工艺可以从底部表面420去除介电间隔物410的第三层416，同时保护侧壁408上的介电间隔物410免受损坏。
图5与图4类同或类似。图5绘示了根据本公开的多个实施例在结合图4所描述的实例制造顺序中的另一个时间点533处的实例存储器装置的部分的横截面图。
可以从开口520的底部表面蚀刻第一内衬材料(例如，图4中所绘示的第一内衬材料432)和积层介电层516的第三层。第一内衬材料可以在蚀刻期间保护积层介电层510免受损坏。即使有第一内衬作为保护，侧壁508上的积层介电层510的第三层516的部分也可能被蚀刻损坏。此损坏可能在后续工艺期间减少提供给侧壁508的保护量。随着保护的减少，由后续工艺造成的损坏可能导致针孔(例如，图2所绘示的针孔224)。
图6绘示了第二内衬材料635的沉积。第二内衬材料635可以由氮化物制成。氮化物可以是能够沉积在其它氮化物上而不是沉积在导电材料上的氮化物。
可以选择性地沉积第二内衬材料635。通过选择性地沉积第二内衬材料635，第二内衬材料635可以沉积在开口618的一部分上而不是沉积在开口618的其它部分上。例如，第二内衬材料635可以沉积在介电间隔物610上而不是沉积在开口618的底部表面620上。在介电间隔物610上选择性地沉积第二内衬材料635可以避免从开口618的底部表面620蚀刻第二内衬材料635的工艺。选择性地沉积第二内衬材料635可以产生与底部表面620垂直的几何形状。
如上所述，在蚀刻第一内衬材料(例如，如图4中所绘示的内衬材料432)之后，介电间隔物610的第三层616中的一些仍然可以残余在开口618的底部表面620上。可以使用附加的蚀刻以从开口618的底部表面620去除介电间隔物610的第三层616的残余的部分。由于此附加的蚀刻无法用于去除介电间隔物610的整个第三层616，因此，其可以是弱于可用于从开口618的底部表面620去除介电间隔物610的第三层616和第二内衬材料635两者的蚀刻的蚀刻。通过去除残余的第三层616材料，开口618的底部表面620的较大区域能够利用其导电特性。此外，由于蚀刻较弱，其可能不会对介电间隔物610或第二内衬材料635造成同样多的损坏。
图7与图6类同或类似。图7绘示了在第二内衬材料已选择性地沉积在介电间隔物上且任选地执行附加的较弱底部清洁蚀刻之后填充开口。
图7绘示了填充有导电填充物730的开口(例如，图6中所绘示的开口618)。例如，导电填充物730可以是多晶硅。第二内衬材料735可以用作导电填充物730和侧壁708之间的分离层。第二内衬材料735可以选择性地沉积到介电材料而不是导电材料上。通过选择性地沉积第二内衬材料735，可以将第二内衬材料沉积在积层间隔物710上而不是沉积在开口的底部表面720上。
图8是根据本公开的多个实施例的用于在开口的侧壁上选择性沉积介电材料的实例方法838的流程图。除非明确说明，否则本文中所描述方法的要素不限于特定的次序或顺序。另外，在本文中所描述的多个方法实施例或其要素可以在相同或基本上相同的时间点执行。
在框839处，方法838可以包含在衬底上形成到结构的开口。可以在衬底上沉积多种材料。一些材料可以沉积在另一种材料上。然后，可以执行蚀刻以形成穿过材料到达下层衬底的开口。
在框840处，方法838可以包含在开口的侧壁和开口的底部表面的介电材料上形成第一内衬材料(例如，如结合图4所描述)。第一内衬材料可以由氮化物形成。在框842处，方法838可以包含使用非选择性蚀刻化学物质从开口的侧壁和开口的底部表面的介电材料去除第一内衬材料。在框844处，方法838可以包含在开口的侧壁的介电材料上选择性沉积第二内衬材料以避免与开口的底部表面接触。
在多个实施例中，方法838可以进一步包含由氮化物形成第一内衬材料(例如，如结合图1所描述)。方法838可以进一步包含在侧壁的积层介电层上形成第一和第二内衬材料。
方法838可以进一步包含由侧壁的多个介电材料层形成积层介电层材料(例如，如结合图1所描述)。方法838可以进一步包含由低k介电材料或第一氮化物形成介电间隔物的第一层、由氧化物形成第二层以及由第二氮化物形成第三层。方法838可以进一步包含在介电积层材料的第一层、介电积层材料的第二层和开口的底部表面上形成积层介电层材料的第三层。方法838可以进一步包含使积层介电层材料形成为具有低于由固体氮化物制成的介电材料的k。方法838可以进一步包含通过对积层介电层材料的层的k求平均值来确定积层介电层材料的k(例如，如结合图1所描述)。
图9是根据本公开的多个实施例的用于在开口的侧壁上选择性沉积介电材料的另一个实例方法946的流程图。
在框948处，方法946可以包含在开口的侧壁和开口的底部表面上沉积第一内衬材料(例如，如结合图2所描述)。在框950处，方法946可以包含利用非选择性蚀刻化学物质来蚀刻第一内衬材料，以从开口的侧壁和开口的底部表面去除第一内衬材料(例如，如结合图5所描述)。在框952处，方法946可以包含在开口的侧壁上沉积第二内衬材料以避免在开口的底部表面上沉积第二内衬材料。
在多个实施例中，方法946可以进一步包含使用等离子体蚀刻来蚀刻第一内衬材料(例如，如结合图2所描述)。方法946可以进一步包含蚀刻以从开口的底部表面去除介电材料层(例如，如结合图2所描述)。方法946可以包含与从开口的底部表面去除介电材料层和内衬材料两者的蚀刻相比，使用较弱的蚀刻来从开口的底部表面去除介电材料层。与从开口的底部表面去除介电材料层和内衬材料两者的蚀刻相比，较弱的蚀刻对第二内衬造成的损坏可能较小。
图10是根据本公开的多个实施例的用于在开口的侧壁上选择性沉积介电材料的另一个实例方法1054的流程图。
在框1056处，方法1054可以包含在开口的侧壁的介电材料和开口的底部表面的介电材料上沉积第一内衬材料(例如，如结合图4所描述)。在框1058处，方法1054可以包含对第一内衬材料执行第一蚀刻以暴露底部表面上的导电材料(例如，如结合图5所描述)。在框1060处，方法1054可以包含在开口的侧壁的介电材料上选择性沉积第二内衬材料以避免与开口的底部表面接触(例如，如结合图6所描述)。
在多个实施例中，方法1054可以进一步包含形成第二内衬以产生与底部表面垂直的几何形状(例如，如结合图4所描述)。方法1054可以进一步包含由介电材料形成第二内衬材料，所述第二内衬材料可以选择性地沉积在其它介电材料上，而不是沉积在导电材料上。第二内衬材料可以由与开口的侧壁的介电材料不同的氮化物形成。方法1054可以进一步包含当执行第一内衬材料的蚀刻时去除开口的底部表面上的介电材料的部分。可以执行弱于第一蚀刻的第二蚀刻以从开口的底部表面去除残余的介电材料。
图11是用于实施根据本公开的多个实施例的实例半导体制造工艺的***1150的功能框图。结合图11使用的编号惯例不遵循先前介绍的适用于图1-10的编号惯例和顺序。***1150可以包含处理设备1151。处理设备1151可以被配置成使得能够在半导体装置的制造期间在半导体装置上形成结构材料和/或从半导体装置去除结构材料。
处理设备1151可以包含室1152，其用于封闭被配置成在多个半导体装置(例如，通过实例半导体制造顺序100在其上形成存储器装置1212或阵列1214的晶片)上执行沉积和/或蚀刻操作的组件。室1152可以进一步封闭载体1153以保持一批半导体晶片1154。处理设备1151可以包含工具和/或与工具相关联，工具包含例如泵1155单元和净化1156单元，所述泵1155单元和所述净化1156单元被配置成在半导体制造顺序中的每个点处引入和去除适当的蚀刻化学物质，如本文中所描述(例如，如结合图4中所展示的制造顺序431所描述)。处理设备1151可以进一步包含温度控制1157单元，其被配置成在制造顺序431中的每个点处将室1152维持在适当的温度。***1150可以包含多个室1152，每个室都被配置成在制造顺序431期间执行特定的工艺(例如，湿蚀刻工艺、干蚀刻工艺和/或沉积工艺等)。
***1150可以进一步包含控制器1158。控制器1158可以包含电路和/或编程或者与电路和/或编程相关联，以实施例如沉积和去除邻近沟槽的柱的钝化材料以及蚀刻衬底材料。通过控制器1158对此沉积、去除和蚀刻操作的调节可以控制在处理设备1151中产生的半导体装置的临界尺寸(CD)。
主机可以被配置成产生涉及在去除所述半导体装置的沟槽的底部区域处的衬底材料期间保护柱的顶部区域和邻近沟槽的指令。主机的实例在图12中的1202处展示，尽管实施例不限于耦合到图12中所展示的存储器***1204。可以经由主机接口1203将指令发送到处理设备1151的控制器1158。指令可以至少部分地基于由主机1102存储的、经由来自另一个存储***(未示出)的输入提供的和/或经由来自用户(例如，人类操作员)的输入提供的经缩放的偏好(例如，以数字和/或结构地定义的梯度)，以及其它可能性。控制器1158可以被配置成至少部分地基于以下呈现的并且结合图4更详细描述的四个操作的性能，使得能够输入指令和经缩放的偏好来定义将由处理设备1151实施的半导体装置制造的CD。
经缩放的偏好可以确定柱的顶部区域的最终结构(例如，CD)、柱的侧壁、柱的宽度、沟槽的宽度和/或沟槽的深度。可以通过经由指令输入的特定的经缩放的偏好来启用特定CD。由控制器1158接收和实施的经缩放的偏好可以导致由处理设备1151对钝化材料的沉积时间进行相应调整、对钝化材料的覆盖区域、高度和/或体积进行调整、对在钝化材料上执行的修整方向和/或修整时间进行调整和/或对在衬底材料上执行的穿孔蚀刻方向和/或穿孔蚀刻时间进行调整，以及其它可能的经缩放的偏好的实施。
在多个实施例中，控制器1158可以被配置成使用硬件作为控制电路。此控制电路可以例如是专用集成电路(ASIC)，其具有通过相关联的沉积和蚀刻工艺来控制制造步骤的逻辑，以形成邻近沟槽的柱，以及在柱和沟槽上形成钝化材料和从柱和沟槽中去除钝化材料。
控制器1158可以被配置成通过处理设备1151接收指令并且直接执行对应于指令的操作。在多个实施例中，由处理设备1151执行的四个操作可以是：在邻近沟槽的柱的顶部区域上形成钝化材料，去除钝化材料的第一部分以在钝化材料残余的第二部分上形成与柱的下层侧壁共面的表面，去除沟槽的底部区域处的衬底材料的一部分，并且从顶部区域去除钝化材料残余的第二部分。
控制器1158可以被配置成实施控制在柱的顶部区域上形成并从柱的顶部区域去除的钝化材料的量的指令。可以控制钝化材料的量以调整与被去除的柱的顶部区域相关联的材料的量、沟槽的至少一部分的宽度、沟槽的侧壁的至少一部分的粗糙度和/或柱的至少一部分的宽度。控制器1158可以被配置成至少部分基于残余在顶部区域上的钝化材料的第二部分的量来实施控制衬底材料的去除深度的指令，从而保护顶部区域的下层材料。例如，在衬底材料上执行的穿孔蚀刻可以在与被减小到预定厚度的残余在顶部区域上的钝化材料的第二部分一致的深度处停止，所述预定厚度被确定为足以保护顶部区域的下层材料。控制器1158可以被配置成至少部分地基于上述四个操作的重复次数来实施控制达到去除衬底材料的预期深度的指令。
图12是根据本公开的一或多个实施例的包含至少一个存储器***1204的计算***1280的功能框图。结合图12使用的编号惯例不遵循先前介绍的适用于图1-10的编号惯例和顺序。例如，存储器***1204可以是固态驱动器(SSD)。
在图12所绘示的实施例中，存储器***1204包含存储器接口1206、多个存储器装置1212-1,...,1212-N以及可选择地耦合到存储器接口1206和存储器装置1212-1,...,1212-N的控制器1208。存储器接口1206可以用于在存储器***1204和另一个装置(例如，主机1202)之间传送信息。主机1202可以包含处理器(未示出)。如本文中所使用，“处理器”可以是多个处理器，例如并行处理***、多个协处理器等。实例主机可以包含或在膝上型计算机、个人计算机、数字相机、数字记录装置和回放装置、移动电话、PDA、存储卡读取器、接口集线器等中实施。此主机1202可以与使用例如1151处所展示的并结合图11所描述的处理设备在半导体装置和/或SSD上执行的制造操作相关联。
在多个实施例中，主机1202可以与主机接口1203相关联(例如，包含或耦合到主机接口1203)。主机接口1203可以使经缩放的偏好(例如，以数字地和/或结构地定义的梯度)输入能够定义例如由处理设备1151实施的存储器装置(例如，如1212所展示)和/或在其上形成的存储器单元(例如，如在1214所展示)的阵列的最终结构或中间结构的临界尺寸(CD)。可以通过由主机1202存储的多个偏好的输入、来自另一个存储***(未示出)的偏好的输入和/或通过用户(例如，人工操作员)的偏好的输入来将缩放的偏好提供给主机接口1203。
存储器接口1206可以是标准化物理接口的形式。例如，当存储器***1204用于计算***1280中的信息(例如，数据)存储时，存储器接口1206可以是串行高级技术附件(SATA)接口、***组件互连快速(PCIe)接口或通用串行总线(USB)接口，以及其它物理连接器和/或接口。然而，一般来说，存储器接口1206可以提供用于在存储器***1204的控制器1208和主机1202之间(例如，经由主机接口1203)传递控制、地址、信息、经缩放的偏好和/或其它信号的接口。
例如，控制器1208可以包含固件和/或控制电路(例如，硬件)。控制器1208可以可操作耦合到和/或包含在与存储器装置1212-1,...,1212-N中的一或多个相同的物理装置(例如，裸片)上。例如，控制器1208可以是或可以包含ASIC，所述ASIC作为可操作地耦合到包含存储器接口1206和存储器装置1212-1,...,1212-N的电路(例如，印刷电路板)的硬件。或者，控制器1208可以包含在单独的物理装置上，所述单独的物理装置通信耦合到包含存储器装置1212-1,...,1212-N中的一或多个的物理装置(例如，裸片)。
控制器1208可以与存储器装置1212-1,...,1212-N通信以指示用于感测(例如，读取)、编程(例如，写入)和/或擦除信息的操作，以及用于管理存储器单元的其它功能和/或操作。控制器1208可以具有包含多个集成电路和/或离散组件的电路。在多个实施例中，控制器1208中的电路可以包含用于控制跨存储器装置1212-1,...,1212-N的存取的控制电路和/或用于在主机1202和存储器***1204之间提供转换层的电路。
例如，存储器装置1212-1,...,1212-N可以包含多个存储器阵列1214(例如，易失性和/或非易失性存储器单元的阵列)。例如，存储器装置1212-1,...,1212-N可以包含存储器单元的阵列，例如，经结构化以包含结合图13所描述的柱和邻近沟槽的实例存储器装置1390的一部分。如将了解，存储器装置1212-1,...,1212-N的存储器阵列1214中的存储器单元和/或如1390处所展示，可以在RAM架构(例如，DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如，NAND、NOR等)、三维(3D)RAM和/或闪存单元架构中，或者包含柱和邻近沟槽的一些其它存储器阵列架构。
存储器装置1212、1390可以形成于相同的裸片上。存储器装置(例如，存储器装置1212-1)可以包含形成在裸片上的一或多个存储器单元的阵列1214。存储器装置可以包含与形成在裸片或其部分上的一或多个阵列1214相关联的感测电路1215和控制电路1216。感测电路1215可以用于确定(感测)存储在阵列1214的一行中的特定存储器单元处的特定数据值(例如，0或1)。除了响应于来自主机1202和/或主机接口1203的命令来指示数据值的存储、擦除之外，控制电路1216还可以用于指示感测电路1215感测特定数据值。所述命令可以经由存储器接口1206直接发送到控制电路1216，或者经由控制器1208直接发送到控制电路1216。
图12中所绘示的实施例可以包含未绘示的附加电路，以便不模糊本公开的实施例。例如，存储器装置1212、1390可以包含地址电路，以锁存通过I/O电路经在I/O连接器上提供的地址信号。地址信号可以由行解码器和列解码器接收和解码以存取存储器阵列1214。应了解，地址输入连接器的数量可以取决于存储器装置1212、1390和/或存储器阵列1214的密度和/或架构。
图13绘示了根据本公开的多个实施例的包含柱和邻近沟槽的存储器装置1390的半导体结构的实例的一部分的横截面图。图13中所绘示的存储器装置1390的部分以实例方式而不是以包含DRAM存储器单元架构的限制方式来展示。另一种RAM、快闪(例如，NAND或NOR)和/或3D存储单元结构也可以包含柱和邻近沟槽。实施例不限于此。尽管DRAM晶体管1328和电容器1329被展示为以横向配置布置，但是实施例可以包含以横向、竖直或任何其它配置布置的晶体管1328和电容器1329。
图6中所展示的存储器装置1390的部分可以表示在1T1C(一个晶体管一个电容器)配置中的两个DRAM存储器单元或在2T2C配置中的一个DRAM存储器单元。DRAM存储器单元可以利用各自形成于沟槽1327中的电容器1329来存储对应于数据值的特定电荷。形成如图13中所展示的沟槽1327可能导致在由沟槽1327的每一侧上的蚀刻材料形成柱1325。柱1325可以形成(例如，制造)为沉积在衬底材料1323上的掺杂或未掺杂半导体材料层。可以蚀刻半导体材料以形成柱1325和沟槽1327。在一些实施例中，可以将开口(例如，圆形、正方形、长方形等开口，而不是直线沟槽)蚀刻到半导体材料中，并且可以在开口中沉积电容器材料，尽管此构造不影响本文中所描述的邻近沟槽的柱的钝化材料的概念。
此外，本公开的实施例不限于在的沟槽中形成的用于数据存储的电容器，也不限于含有电容器材料的沟槽。例如，各种类型的存储器装置可以包含侧壁结构(例如，柱)之间的沟槽，其中可以定位各种材料以有助于数据存取、存储和/或处理，或者其中可以形成各种材料以用于电传导和/或隔离(例如，导体、电阻器和/或介电材料)，以及其它功能和/或操作。
在多个实施例中，可以将沟槽1327蚀刻到柱材料的特定深度。可以将沟槽1327蚀刻到柱1325的材料中至接近衬底材料1323的深度，如图6所示。接近、在衬底材料1323的顶部和/或进入衬底材料1323的沟槽1327的深度在本文中被称为在沟槽的底部区域中。
如本文中所描述，将沟槽进一步加深(例如，蚀刻)到柱材料或衬底材料中可以增加沟槽边界的表面积。在一个实例中，增加沟槽边界的表面积可以增加在沟槽1327中形成的电容器1329的电容(例如，通过增加电容器的体积和/或表面积)。在所述实例中，沟槽1327可以内衬有介电材料1330，并且可以在沟槽1327内和介电材料1330上形成(例如，沉积)电容器材料，以将电容器1129形成到特定(例如，目标)深度。
柱材料的每个柱1325可以延伸到衬底材料1323上方的特定高度。这样，每个柱1325都在特定高度处具有顶表面1326。可以形成在邻近沟槽1327的柱1325的顶表面1326上或与其相关联的许多结构材料。例如，可以形成特定材料1331以有助于数据存取、存储和/或处理(例如，导体、电阻器和/或介电材料)。此材料1331可以形成在邻近沟槽1327的柱1325的顶表面1326上。可以形成掩模材料1333以保护下面的材料1331和/或邻近沟槽1327的柱1325的顶表面1326免受在存储器装置1390的使用中遇到的后续处理和/或磨损。可以形成在邻近沟槽1327的柱1325的顶表面1326上或与其相关联的其它结构材料(例如，在图13中所展示的DRAM配置中)。其它结构材料可以包含晶体管1328、字线1335和/或位线1337，以及其它可能的结构材料。刚刚被描述为形成在邻近沟槽1327的柱1325的顶表面1326上和/或与其相关联的结构材料在本文中被称为在柱1325和/或沟槽1327的顶部区域中。
在本公开的以上具体实施方式中，参考形成本公开的一部分的附图，且其中以图示的方式展示了如何实践本公开的一或多个实施例。充分详细地描述这些实施例以使本领域的技术人员能够实践本公开的实施例，应了解，可以利用其它实施例且可以在不脱离本公开的范围的情况下进行工艺、电和/或结构改变。
应理解，本文中所使用的术语仅出于描述特定实施例的目的且并非旨在限制本发明。如本文中所使用，单数形式“一(a/an)”和“所述”包含单数和复数指示物，除非上下文另外明确指示，如“多个”、“至少一个”和“一或多个”所做(例如，多个存储器阵列可以指一或多个存储器阵列)，而“多个”是指多于一个此些事物。此外，词语“可以(can/may)”在整个本申请中以允许的意义(即，有潜力、能够)使用，而不是强制的意义(即，必须)。术语“包含”及其派生词是指“包含但不限于”。术语“耦合(coupled/coupling)”是指直接或间接物理连接，除非另有说明，可以包含用于访问和/或移动(传输)指令(例如，控制信号、地址信号等)和数据的无线连接，与上下文相适应。
虽然实例实施例包含半导体材料、下层材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口和/或沟槽的侧壁以及与开口的侧壁上的粗糙度的减小有关的其它材料和/或组件的各种组合和配置已经在本文中举例说明和描述，本公开的实施方案不限于本文中明确列举的那些组合。半导体材料、下层材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、与开口的侧壁上的粗糙度的减小有关的开口和/或沟槽的侧壁的其它组合和配置比本文中公开的那些更明确地包含在本公开的范围内。
尽管本文中已经绘示了和描述了特定实施例，但本领域的技术人员将了解，经计算以实现相同结果的布置可以替代所展示的特定实施例。本公开旨在覆盖本公开的一或多个实施例的修改或变化。应理解，以上描述是以说明性方式而非限制性方式进行的。上述实施例的组合以及本文中未具体描述的其它实施例在本领域的技术人员阅读上述描述后将是显而易见的。本公开的一或多个实施例的范围包含其中使用上述结构和工艺的其它应用。因此，本公开的一或多个实施例的范围应参考所附权利要求以及此些权利要求所授权的等同物的全部范围来确定。
在前述具体实施方式中，为了简化本公开的目的，在单个实施例中将一些特征组合在一起。本公开的方法不应被解释为反映一种意图：本公开所公开的实施例必须使用比每个权利要求中明确列举的特征更多的特征。相反，如以下权利要求所反映的，发明主题在于少于单个所公开的实施例的所有特征。因此，以下权利要求由此并入到具体实施方式中，其中每个权利要求独立地作为单独的实施例。

Claims (20)

1.一种方法，其包括：
在开口(118、218、418、618)的侧壁(108、208、308、408、508、708)和所述开口(118、218、 418、618)的底部表面(220、420、520、620、720)的介电材料(110、210、310、410、510、610、 710)上形成第一内衬材料(432)；
使用非选择性蚀刻化学物质从所述开口(118、218、418、618)的所述侧壁(108、208、 308、408、508、708)和所述开口(118、218、418、618)的所述底部表面(220、420、520、620、 720)的所述介电材料(110、210、310、410、510、610、710)去除所述第一内衬材料(432)；以及
在所述开口(118、218、418、618)的所述侧壁(108、208、308、408、508、708)的所述介电材料(110、210、310、410、510、610、710)上形成第二内衬材料(635、735)，以避免与所述开口(118、218、418、618)的所述底部表面(220、420、520、620、720)接触。
2.根据权利要求1所述的方法，其进一步包括由氮化物形成所述第一内衬材料。
3.根据权利要求1所述的方法，其进一步包括在所述侧壁的积层介电材料上形成所述第一内衬材料和所述第二内衬材料。
4.根据权利要求3所述的方法，其进一步包括由所述侧壁的所述介电材料的多个层形成所述积层介电材料。
5.根据权利要求4所述的方法，其进一步包括：
由低介电常数(k)材料形成所述积层介电材料的第一层(112、212)；
由氧化物形成所述积层介电材料的第二层(114、216)；以及
由氮化物形成所述积层介电材料的第三层(116、216、416、516、616)。
6.根据权利要求4所述的方法，其进一步包括：
由第一氮化物形成所述积层介电材料的第一层(112、212)；
由氧化物形成所述积层介电材料的第二层(114、216)；以及
由第二氮化物形成所述积层介电材料的第三层(116、216、416、516、616)。
7.根据权利要求4所述的方法，其进一步包括在介电积层材料的第一层、所述介电积层材料的第二层以及所述开口的所述底部表面上形成所述积层介电材料的第三层(116、216、 416、516、616)。
8.根据权利要求4所述的方法，其进一步包括使所述积层介电材料形成为具有低于由固体氮化物制成的介电材料的k。
9.根据权利要求4所述的方法，其进一步包括通过对所述积层介电材料的所述层的k求平均值来确定所述积层介电材料的k。
10.一种方法，其包括：
在开口(118、218、418、618)的侧壁(108、208、308、408、508、708)和所述开口(118、218、 418、618)的底部表面(220、420、520、620、720)上沉积第一内衬材料(432)；
利用非选择性蚀刻化学物质蚀刻所述第一内衬材料(432)，以从所述开口(118、218、 418、618)的所述侧壁(108、208、308、408、508、708)和所述开口(118、218、418、618)的所述底部表面(220、420、520、620、720)去除所述第一内衬材料(432)；以及
在所述开口(118、218、418、618)的所述侧壁(108、208、308、408、508、708)上沉积第二内衬材料(635、735)，以避免在所述开口(118、218、418、618)的所述底部表面(220、420、 520、620、720)上沉积所述第二内衬材料(635、735)。
11.根据权利要求10所述的方法，其进一步包括使用等离子体蚀刻来蚀刻所述第一内衬材料。
12.根据权利要求10所述的方法，其进一步包括蚀刻以从所述开口的所述底部表面去除介电材料层(116、216、416、516、616)。
13.根据权利要求12所述的方法，其进一步包括与从所述开口的所述底部表面去除所述介电材料层和第二内衬材料两者的蚀刻相比，使用较弱的蚀刻从所述开口的所述底部表面去除所述介电材料层。
14.根据权利要求12所述的方法，其进一步包括使用对所述第二内衬材料(635、735)造成的损坏小于从所述开口的所述底部表面去除所述介电材料层和第二内衬材料两者的蚀刻的蚀刻。
15.一种方法，其包括：
在开口(118、218、418、618)的侧壁(108、208、308、408、508、708)的介电材料和所述开口(118、218、418、618)的底部表面(220、420、520、620、720)的介电材料上沉积第一内衬材料(432)；
对所述第一内衬材料(432)执行第一蚀刻；
在所述开口(118、218、418、618)的所述侧壁(108、208、308、408、508、708)的所述介电材料上选择性地沉积第二内衬材料(635、735)，以避免与所述开口(118、218、418、618)的所述底部表面(220、420、520、620、720)接触，其中所述开口(118、218、418、618)的底部表面(220、420、520、620、720)是导电性。
16.根据权利要求15所述的方法，其进一步包括形成第二内衬材料(635、735)以产生与所述底部表面垂直的几何形状。
17.根据权利要求15所述的方法，其进一步包括由介电材料形成所述第二内衬材料，所述第二内衬材料能够选择性地沉积在其它介电材料上而不是沉积在导电材料上。
18.根据权利要求15所述的方法，其进一步包括由与所述开口的所述侧壁的所述介电材料不同的氮化物形成所述第二内衬材料。
19.根据权利要求15所述的方法，其进一步包括对所述第一内衬材料上执行所述第一蚀刻，去除所述开口的所述底部表面上的所述介电材料的部分。
20.根据权利要求19所述的方法，其进一步包括执行弱于所述第一蚀刻的第二蚀刻以从所述开口的所述底部表面去除残余的介电材料。
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