CN111755059B - 数据读取电路及存储单元 - Google Patents

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Abstract

一种数据读取电路及存储单元，所述数据读取电路包括基准电压生成单元、下拉信号产生单元、灵敏放大单元、列译码单元以及与所述列译码单元一一对应的基准电压调整单元，其中所述基准电压生成单元用于接收反相芯片使能信号、生成芯片使能信号以及生成基准电压，并将所述基准电压输出至所述灵敏放大单元以及所述基准电压调整单元，将所述芯片使能信号输出至所述下拉信号产生单元；所述下拉信号产生单元用于根据所述芯片使能信号产生下拉信号，并将所述下拉信号输出至所述灵敏放大单元以及所述基准电压调整单元；所述基准电压调整单元用于在所述基准电压随下拉信号下降后，将所述基准电压调整至稳定状态。上述方案可以保证基准电压的稳定性。

Description

数据读取电路及存储单元
技术领域
本发明属于集成电路技术领域，特别涉及一种数据读取电路及存储单元。
背景技术
存储单元是集成电路的重要组成部分。例如只读存储器单元(Read Only Memory，ROM)这种用于存储信息的最小ROM器件，一个ROM单元存储一个比特(bit)信息，表现为“0”和“1”两种状态之一。在不读取ROM单元时，其位线为低电平“0”。在读取开始后，先对位线进行充电至中间电平，再通过ROM单元对位线进行下拉放电，基于下拉后位线上的电压取值来判断ROM单元中存储的信息。
在读取存储单元中的信息时，需要稳定的基准电压保证适当的读“0”余量和读“1”的余量。但是，存储信息量在不断增加，相应的基准电压负载也不尽相同。因此，在存储信息量不同的情况下，需要保证基准电压的稳定性，进而改善读余量。
发明内容
本发明实施例解决的是如何保证基准电压的稳定性的问题。
为解决上述技术问题，本发明实施例提供一种数据读取电路，数据读取电路包括：基准电压生成单元、下拉信号产生单元、灵敏放大单元、列译码单元以及与所述列译码单元一一对应的基准电压调整单元，其中：所述基准电压生成单元，与所述下拉信号产生单元、所述基准电压调整单元以及所述灵敏放大单元连接，用于接收反相芯片使能信号、生成芯片使能信号以及生成基准电压，并将所述基准电压输出至所述灵敏放大单元以及所述基准电压调整单元，将所述芯片使能信号输出至所述下拉信号产生单元；所述下拉信号产生单元，与所述基准电压生成单元、所述基准电压调整单元以及所述灵敏放大单元连接，用于根据所述芯片使能信号产生下拉信号，并将所述下拉信号输出至所述灵敏放大单元以及所述基准电压调整单元；所述列译码单元，与所述灵敏放大单元连接，用于将接收到的位线信号译码并将译码后的位线信号输出至所述灵敏放大单元；所述灵敏放大单元，与所述基准电压生成单元、所述下拉信号产生单元、所述列译码单元以及所述基准电压调整单元连接，用于根据所述基准电压，将译码后的位线信号放大并输出；所述基准电压调整单元，与所述基准电压生成单元、所述下拉信号产生单元以及所述灵敏放大单元连接，用于在所述基准电压随下拉信号下降后，将所述基准电压调整至稳定状态。
可选的，所述基准电压调整单元包括至少一个NMOS管。
可选的，所述基准电压调整单元包括第一NMOS管；其中，所述第一NMOS管，栅极接所述下拉信号，源极接所述基准电压和所述灵敏放大单元，漏极接地。
可选的，所述第一NMOS管衬底接地。
可选的，所述基准电压生成单元，包括：第一反相器、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、闭合开关以及断开开关，其中：所述第一反相器，输入端接所述反相芯片使能信号，输出端输出所述芯片使能信号；所述第二NMOS管，栅极接所述第一反相器的输出端，源极接所述第四PMOS管的栅极和漏极、所述第一PMOS管的栅极和漏极、所述第五PMOS管的栅极和漏极以及所述基准电压生成单元的输出端，漏极接所述基准电压生成单元外部输入的基准位线信号；所述第一PMOS管，源极接所述第二PMOS管的漏极；所述第二PMOS管，栅极接所述断开开关，源极接所述第四PMOS管的源极、所述第二PMOS管的衬底、所述第一PMOS管的衬底、所述第三PMOS管的源极、所述第三PMOS管的衬底、所述第五PMOS管的衬底以及电源；所述第三PMOS管，栅极接所述闭合开关，漏极接所述第五PMOS管的源极。
可选的，所述第四PMOS管的衬底接电源，所述第二NMOS管的衬底接地。
可选的，所述下拉信号产生单元，包括：延时器、与非门以及第二反相器，其中：所述延时器，输入端接所述芯片使能信号，输出端接所述与非门的第一输入引脚；所述与非门，第二输入引脚接所述芯片使能信号，输出端接所述第二反相器；所述第二反相器，输出端所述下拉信号产生单元的输出端。
为解决上述技术问题，本发明实施例还公开了一种存储单元，包括上述任一种所述的数据读取电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
数据读取电路包括列译码单元以及与列译码单元一一对应的基准电压调整单元，基准电压调整单元用于在基准电压随下拉信号下降后，将基准电压调整至稳定状态，即随下拉信号迅速对基准电压进行调整，保证基准电压的稳定性。同时，由于基准电压调整单元与列译码单元一一对应，根据列译码器的数量对整体数据读取电路分部分调整，可以在不同的比特数量、不同基准电压负载的情况下，达到稳定基准电压的目的。
附图说明
图1是本发明实施例中的一种数据读取电路的局部电路结构图；
图2是本发明实施例中的一种数据读取电路的另一局部电路结构图；
图3是现有技术中的数据读取电路与本发明实施例中的一种数据读取电路的基准电压对比示意图。
具体实施方式
现有技术中，在读取存储单元中的信息时，需要稳定的基准电压保证适当的读“0”余量和读“1”的余量。但是，存储信息量在不断增加，相应的基准电压负载也不尽相同。因此，在存储信息量不同的情况下，需要保证基准电压的稳定性，进而改善读余量。
本发明实施例中，数据读取电路包括列译码单元以及与列译码单元一一对应的基准电压调整单元，基准电压调整单元用于在基准电压随下拉信号下降后，将基准电压调整至稳定状态，即随下拉信号迅速对基准电压进行调整，保证基准电压的稳定性。同时，由于基准电压调整单元与列译码单元一一对应，根据列译码器的数量对整体数据读取电路分部分调整，可以在不同的比特数量、不同基准电压负载的情况下，达到稳定基准电压的目的。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供了一种数据读取电路。参照图1和图2，图1是本发明实施例中的一种数据读取电路的局部电路结构图。图2是本发明实施例中的一种数据读取电路的另一局部电路结构图。
本发明实施例中提供的数据读取电路可以应用于集成电路的存储单元上。
本发明实施例中的数据读取电路包括基准电压生成单元101、下拉信号产生单元102、灵敏放大单元103、列译码单元104以及与所述列译码单元104一一对应的基准电压调整单元105。
所述基准电压生成单元101，与所述下拉信号产生单元102、所述基准电压调整单元105以及所述灵敏放大单元103连接，可以用于接收反相芯片使能信号CEN、生成芯片使能信号CE以及生成基准电压Vref，并将所述基准电压Vref输出至所述灵敏放大单元103以及所述基准电压调整单元105，将所述芯片使能信号CE输出至所述下拉信号产生单元102。
在具体实施中，基准电压生成单元101可以包括：第一反相器inv1、第二NMOS管N2、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、闭合开关S<1>以及断开开关S<0>；
所述第一反相器inv1，输入端接所述反相芯片使能信号CEN，输出端输出所述芯片使能信号CE，另外两个引脚分别接电源VDD和接地VSS。第一反相器inv1可以用于将输入的反相芯片使能信号CEN转换为芯片使能信号CE并输出。
所述第二NMOS管N2，栅极接所述第一反相器inv1的输出端(芯片使能信号CE)，源极接所述第四PMOS管P4的栅极和漏极、所述第一PMOS管P1的栅极和漏极、所述第五PMOS管P5的栅极和漏极以及所述基准电压生成单元101的输出端，漏极接所述基准电压生成单元101外部输入的基准位线信号BLref；
所述第一PMOS管P1，栅极接所述第二PMOS管P2的漏极；
所述第二PMOS管P2，栅极接所述断开开关S<0>，源极接所述第四PMOS管P4的源极、第二PMOS管P2的衬底、第一PMOS管P1的衬底、所述第三PMOS管P3的源极、第三PMOS管P3的衬底、第五PMOS管P5的衬底以及电源VDD；
所述第三PMOS管P3，栅极接所述闭合开关S<1>，漏极接所述第五PMOS管P5的源极。
在具体实施中，第四PMOS管P4的衬底接电源VDD，第二NMOS管N2的衬底接地VSS。
所述下拉信号产生单元102，与所述基准电压生成单元101、所述基准电压调整单元105以及所述灵敏放大单元103连接，用于根据所述芯片使能信号CE产生下拉信号PD，并将所述下拉信号PD输出至所述灵敏放大单元103以及所述基准电压调整单元105。
在具体实施中，下拉信号产生单元102可以包括：延时器delay、与非门nand以及第二反相器inv2。
所述延时器delay，输入端接芯片使能信号CE，输出端接所述与非门nand的第一输入引脚，可以将输入的芯片使能信号CE延时，再输出至与非门nand。可以理解的是，根据不同用户的不同需求，可以设置不同的延时器delay调整延时的时长。
所述与非门nand，第二输入引脚接所述芯片使能信号CE，输出端接所述第二反相器inv2，另外两个引脚分别接电源VDD和接地VSS；
所述第二反相器inv2，输出端所述下拉信号产生单元102的输出端，另外两个引脚分别接电源VDD和接地VSS，处理与非门nand输出的信号并输出下拉信号PD。
所述列译码单元104，与所述灵敏放大单元103连接，用于将接收到的二进制代码状态的位线信号BL译码为对应原始状态的位线信号DB，并将译码后的位线信号DB输出至所述灵敏放大单元103。
所述灵敏放大单元103，与所述基准电压生成单元101、所述下拉信号产生单元102、所述列译码单元104以及所述基准电压调整单元105连接，用于根据基准电压Vref，将译码后的位线信号DB放大并输出。
在实际应用中，由于位线信号DB的变化十分微小，导致其难以被准确读取。因此，需要灵敏放大单元103在数据读取电路中对位线信号DB进行放大并采样，再将位线信号DB的变化量输出到输出端DOUT。
所述基准电压调整单元105，与所述基准电压生成单元101、所述下拉信号产生单元102以及所述灵敏放大单元103连接，用于在所述基准电压Vref随下拉信号PD下降后，将所述基准电压Vref调整至稳定状态。
在具体实施中，基准电压调整单元105可以包括至少一个NMOS管。
在实际应用中，数据读取电路中可以通过反相芯片使能信号CEN下降沿产生下拉信号PD，再通过下拉信号PD加速拉低基准电压Vref。具体而言，可以采用一个下拉NMOS管，使得反相芯片使能信号CEN下降沿的启动时间有效减少，因此将基准电压Vref拉低的时间也同样减少，使得基准电压Vref在被拉低后迅速达到再次稳定的状态。
进一步，由于基准电压调整单元105与列译码单元104一一对应，因此每个基准电压调整单元105中的下拉NMOS管可以分别调整尺寸大小。将整体数据读取电路中的基准电压Vref下拉任务分散到每个ROM对应的电路中，使得基准电压Vref不会被过度下拉，进而影响读“0”余量的情况，保证了数据读取过程中的读余量。
在本发明一实施例中，基准电压调整单元105包括第一NMOS管N1；其中，所述第一NMOS管N1，栅极接所述下拉信号PD，源极接所述基准电压Vref和所述灵敏放大单元103，漏极接地VSS。
在具体实施中，第一NMOS管N1衬底接地VSS。
数据读取电路包括列译码单元以及与列译码单元一一对应的基准电压调整单元，基准电压调整单元用于在基准电压随下拉信号下降后，将基准电压调整至稳定状态，即随下拉信号迅速对基准电压进行调整，保证基准电压的稳定性。同时，由于基准电压调整单元与列译码单元一一对应，根据列译码器的数量对整体数据读取电路分部分调整，可以在不同的比特数量、不同基准电压负载的情况下，达到稳定基准电压的目的。
参照图3，给出了现有技术中的数据读取电路与本发明实施例中的一种数据读取电路的基准电压对比示意图，其中，横坐标单位均为纳秒(ns)，纵坐标单位均为伏(V)。
参照图3可知，随着反相芯片使能信号的下降沿，产生短促的脉冲下拉信号，使得基准电压被迅速下拉。对比现有技术的数据读取电路中的基准电压，无论是最大比特数(max bits)的情况下，还是最小比特数(min bits)的情况下，本方案中提供的数据读取电路的基准电压在被下拉后，显著地被迅速调整至稳定状态，不会使得基准电压被过度下拉，进而影响读余量，有效地在不同的比特数量、不同基准电压负载的情况下，达到稳定基准电压的目的。
本发明实施例还提供了一种存储单元，包括本发明上述实施例中提供的任一项所述的数据读取电路。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种数据读取电路，其特征在于，包括：基准电压生成单元、下拉信号产生单元、灵敏放大单元、列译码单元以及与所述列译码单元一一对应的基准电压调整单元，其中：
所述基准电压生成单元，与所述下拉信号产生单元、所述基准电压调整单元以及所述灵敏放大单元连接，用于接收反相芯片使能信号、生成芯片使能信号以及生成基准电压，并将所述基准电压输出至所述灵敏放大单元以及所述基准电压调整单元，将所述芯片使能信号输出至所述下拉信号产生单元；
所述下拉信号产生单元，与所述基准电压生成单元、所述基准电压调整单元以及所述灵敏放大单元连接，用于根据所述芯片使能信号产生下拉信号，并将所述下拉信号输出至所述灵敏放大单元以及所述基准电压调整单元；
所述列译码单元，与所述灵敏放大单元连接，用于将接收到的位线信号译码并将译码后的位线信号输出至所述灵敏放大单元；
所述灵敏放大单元，与所述基准电压生成单元、所述下拉信号产生单元、所述列译码单元以及所述基准电压调整单元连接，用于根据所述基准电压，将译码后的位线信号放大并输出；
所述基准电压调整单元，与所述基准电压生成单元、所述下拉信号产生单元以及所述灵敏放大单元连接，用于在所述基准电压随下拉信号下降后，将所述基准电压调整至稳定状态；
所述下拉信号产生单元，包括：延时器、与非门以及第二反相器，其中：
所述延时器，输入端接所述芯片使能信号，输出端接所述与非门的第一输入引脚；
所述与非门，第二输入引脚接所述芯片使能信号，输出端接所述第二反相器；
所述第二反相器，输出端所述下拉信号产生单元的输出端。
2.如权利要求1所述的数据读取电路，其特征在于，所述基准电压调整单元包括至少一个NMOS管。
3.如权利要求1所述的数据读取电路，其特征在于，所述基准电压调整单元包括第一NMOS管；其中，所述第一NMOS管，栅极接所述下拉信号，源极接所述基准电压和所述灵敏放大单元，漏极接地。
4.如权利要求3所述的数据读取电路，其特征在于，所述第一NMOS管衬底接地。
5.如权利要求1所述的数据读取电路，其特征在于，所述基准电压生成单元，包括：第一反相器、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、闭合开关以及断开开关，其中：所述第一反相器，输入端接所述反相芯片使能信号，输出端输出所述芯片使能信号；
所述第二NMOS管，栅极接所述第一反相器的输出端，源极接所述第四PMOS管的栅极和漏极、所述第一PMOS管的栅极和漏极、所述第五PMOS管的栅极和漏极以及所述基准电压生成单元的输出端，漏极接所述基准电压生成单元外部输入的基准位线信号；
所述第一PMOS管，源极接所述第二PMOS管的漏极；
所述第二PMOS管，栅极接所述断开开关，源极接所述第四PMOS管的源极、所述第二PMOS管的衬底、所述第一PMOS管的衬底、所述第三PMOS管的源极、所述第三PMOS管的衬底、所述第五PMOS管的衬底以及电源；
所述第三PMOS管，栅极接所述闭合开关，漏极接所述第五PMOS管的源极。
6.如权利要求5所述的数据读取电路，其特征在于，所述第四PMOS管的衬底接电源，所述第二NMOS管的衬底接地。
7.一种存储单元，其特征在于，包括权利要求1至6中任一项所述的数据读取电路。
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