CN111712924B - 空气间隙形成工艺 - Google Patents

空气间隙形成工艺 Download PDF

Info

Publication number
CN111712924B
CN111712924B CN201980012762.4A CN201980012762A CN111712924B CN 111712924 B CN111712924 B CN 111712924B CN 201980012762 A CN201980012762 A CN 201980012762A CN 111712924 B CN111712924 B CN 111712924B
Authority
CN
China
Prior art keywords
spacer layer
spacer
layer
air gap
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980012762.4A
Other languages
English (en)
Other versions
CN111712924A (zh
Inventor
阿希什·派欧
高拉夫·塔雷贾
林圣奎
王安川
徐清梅
妮琴·英吉
阿杰·巴哈特纳瓜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN111712924A publication Critical patent/CN111712924A/zh
Application granted granted Critical
Publication of CN111712924B publication Critical patent/CN111712924B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

可以执行处理方法，以在半导体基板上形成空气间隙间隔件。所述方法可以包括以下步骤：形成间隔件结构，间隔件结构包括第一材料和与第一材料不同的第二材料。所述方法可以包括以下步骤：形成源/漏结构。源/漏结构可以通过至少一种其他材料从间隔件结构的第二材料偏移。所述方法还可以包括以下步骤：从间隔件结构蚀刻第二材料，以形成空气间隙。在蚀刻期间，源/漏结构可以是未暴露于蚀刻剂材料的。

Description

空气间隙形成工艺
相关申请的交叉引用
本申请要求在2018年2月15日递交的美国临时申请第62/631,179号的权益，出于所有目的通过引用将上述申请的全部内容结合在此。
技术领域
本技术涉及半导体***、工艺和装备。更具体而言，本技术涉及用于在半导体装置上形成和蚀刻材料层的***和方法。
背景
通过在基板表面上产生复杂图案化的材料层的工艺使得集成电路成为可能。在基板上产生图案化的材料需要用于移除暴露的材料的受控方法。化学蚀刻用于各种目的，包括将光刻胶中的图案转移到底下的层中、减薄(thining)层或减薄已存在于表面上的特征的横向尺寸。通常期望具有蚀刻一种材料比另一种快的蚀刻工艺，以促进例如图案转移工艺或单独材料移除。说这样的蚀刻工艺对于第一材料具有选择性。由于材料、电路和工艺的多样性，已开发对各种材料具有选择性的蚀刻工艺。
蚀刻工艺可以依据工艺中所使用的材料而称为湿式或干式。相对于其他电介质和材料，湿式HF蚀刻优先移除氧化硅。然而，湿式工艺可能难以穿透一些受限的沟道，并且有时还可能使剩余材料变形。干式蚀刻工艺可以穿透到复杂的特征和沟道中，但可能无法提供可接受的从顶部到底部的轮廓。随着装置尺寸在下一代装置中继续缩小，当形成于特定层中的材料只有几纳米时，选择性可能发挥更大的作用(特别是当材料为晶体管形成中的关键时)。此外，随着暴露材料的数量在制造期间的任何给定时间处增加，针对所有其他暴露材料维持足够的选择性变得更加困难。已经开发了在各种材料之间的许多不同的蚀刻工艺选择性，但是标准选择性可能不再适用于当前和未来的装置尺度。
因此，需要可用于生产高品质的装置和结构的改善的***和方法。本技术解决了这些和其他的需求。
概述
可以执行工艺方法，以在半导体基板上形成空气间隙间隔件。所述方法可以包括以下步骤：形成间隔件结构，间隔件结构包括第一材料和与第一材料不同的第二材料。所述方法可以包括以下步骤：形成源/漏结构。源/漏结构可以通过至少一种其他材料从间隔件结构的第二材料偏移。所述方法还可以包括以下步骤：从间隔件结构蚀刻第二材料，以形成空气间隙。在蚀刻期间，源/漏结构可以不暴露于蚀刻剂材料。
在一些实施方式中，间隔件结构可以接近半导体基板上的栅极结构而形成。可以垂直于栅极结构形成源/漏结构。源/漏结构可以是硅或锗硅，或者包括硅或锗硅。第一材料和第二材料可以是氧或氮，或者包括氧或氮。第一材料和第二材料可以是或包括氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、金属氧化物或金属氮化物中的一种或多种。形成间隔件结构的步骤可以包括以下步骤：形成与栅极结构相邻的包括第一材料的第一间隔件层。第一间隔件层可以至少部分地覆盖与栅极结构相交的鳍片。形成间隔件结构的步骤还可以包括以下步骤：形成与第一间隔件层相邻的包括第二材料的第二间隔件层。所述方法还可以包括以下步骤：形成与第二间隔件层相邻的第三间隔件层。第三间隔件层可以是与第一间隔件层相同的材料。所述方法还可以包括以下步骤：在形成第三间隔件层之前，蚀刻第一间隔件层与第二间隔件层，以暴露与栅极结构相交的鳍片。所述方法还可以包括以下步骤：蚀刻第三间隔件层，以部分地暴露与栅极结构相交的鳍片。
本发明的技术还包括半导体结构，半导体结构包括基板与栅极结构，栅极结构覆盖基板，并且跨基板在第一方向中形成。结构可以包括鳍片，鳍片覆盖基板，并且跨基板在第二方向中形成。第二方向可以垂直于第一方向，而鳍片可以与栅极结构相交。结构可以包括与栅极结构相邻的间隔件结构。间隔件结构可以包括至少三层，所述至少三层包括空气间隙。结构还可以包括环绕间隔件结构外部的鳍片而形成的源/漏材料。在源/漏材料与空气间隙之间可以包括间隔件结构的至少一个中间层。
在一些实施方式中，间隔件结构可以包括第一层，第一层与栅极结构相邻，并且在鳍片和基板上方从栅极结构横向向外延伸第一距离。间隔件结构还可以包括第二层，第二层从第一层横向向外，并且在第一距离处接触第一层。空气间隙可以至少部分地限定于与栅极相邻的第一层的一部分、覆盖基板的第一层的一部分和第二层之间。第一层及第二层可以是或包括选自由氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、金属氧化物和金属氮化物组成的群组的一种或多种材料。结构还可以包括接触蚀刻终止层，接触蚀刻终止层在从栅极结构的方向中从间隔件结构横向向外而定位。
本技术还可包括一种形成半导体结构的方法。所述方法可以包括以下步骤：接近半导体基板上的栅极结构而形成第一间隔件层。第一间隔件层可以至少部分地覆盖形成于半导体基板上的鳍片。所述方法可以包括以下步骤：形成与第一间隔件层相邻的第二间隔件层。所述方法可以包括以下步骤：使第一间隔件层与第二间隔件层凹陷，以完全地垂直暴露鳍片的横向区域。所述方法可以包括以下步骤：形成与第一间隔件层相邻的第三间隔件层。第三间隔件层可以至少部分地覆盖形成于半导体基板上的鳍片。所述方法还可以包括以下步骤：使第三间隔件层凹陷，以部分地垂直暴露鳍片的横向区域。所述方法还可以包括以下步骤：在鳍片的部分垂直暴露的区域上外延生长源/漏材料。所述方法可以包括以下步骤：相对于第一间隔件层与第三间隔件层而选择性蚀刻第二间隔件层，以在第一间隔件层与第三间隔件层之间形成空气间隙。在一些实施方式中，在蚀刻期间，源/漏材料可以不暴露于蚀刻剂材料。
这样的技术可以提供优于常规***和技术的许多益处。举例而言，通过在空气间隙与源/漏材料之间维持中间层，源/漏材料可以在空气间隙形成期间不暴露于任何蚀刻剂材料。此外，因为源/漏材料可以不暴露于蚀刻剂，所以可以使用相对于源/漏材料的较小选择性或非选择性的蚀刻剂。结合以下的描述和附图，更详细地描述这些和其他实施方式连同这些和其他实施方式的许多优点和特征。
附图简要说明
可以通过参照说明书和附图的其余部分来实现所公开的技术的本质和优点的进一步理解。
图1示出根据本技术的一些实施方式的示例性处理***的俯视平面图。
图2A示出根据本技术的一些实施方式的示例性处理腔室的示意性横截面图。
图2B示出根据本技术的一些实施方式的示例性喷头的详细视图。
图3示出根据本技术的一些实施方式的示例性喷头的仰视平面图。
图4示出根据本技术的一些实施方式的形成半导体结构中的空气间隙的方法中的所选择操作。
图5A至图5H图示根据本技术的一些实施方式中的基板材料的示意性透视图，所选择的操作正在所述基板材料上执行。
图中的若干幅图作为示意图被包括。应理解，图仅用于说明目的，除非特别声明是按比例的，否则不应视为按比例。此外，作为示意图，提供图来帮助理解，并且相较于实际表现，图可能不包括所有方面或信息，并且可能出于说明的目的而包括夸大的物质。
在附图中，类似的部件和/或特征可以具有相同的参考标记。此外，可以通过使区分各类似部件的字母跟随在参考标记后来区分相同类型的各种部件。如果在说明书中仅使用最前面的参考标记，则该描述适用于具有相同的最前面的参考标记的任何一个类似部件，而与字母无关。
具体说明
本技术包括用于小跨距特征的半导体处理的***和部件。随着装置尺寸不断缩小，寄生电容成为更大的问题。具体而言，半导体装置中的电容的两种类型是主动电容(active capacitance)和寄生电容。主动电容通常与标准装置性能有关。寄生电容倾向于不利地影响装置性能，并且经常在平行导电线被电介质分开时发生。举例而言，在晶体管结构中，源极和漏极可以连接到垂直导线，而栅极也可以与垂直导线连接。这些导线可以是彼此平行延伸并且通过介电材料(例如，氧化物)分开的两根金属线。此结构可能跨电介质引起不希望的寄生电容。此电容基本上可能通过引起延迟来减慢装置性能，而降低装置的频率，并且还会导致功率消耗。
寄生电容取决于中间材料的介电常数以及平行线材之间的间距。随着装置特征尺寸的缩小，导线之间的电介质越来越少，而可能增加寄生电容。常见的介电材料包括氧化硅，氧化硅的特征在于取决于氧化物而具有约为4至5的介电常数。此介电常数可能不足以克服平行导电线之间减小的间距。因此，可以使用替代材料。空气的特征可在于具有约为1的介电常数，因此在氧化物内加入空气间隙可以降低导线之间的总介电常数，而可以降低寄生电容。
因为蚀刻工艺需要增加的复杂度和周围材料的暴露，常规的技术与空气间隙形成斗争。举例而言，为了产生空气间隙的垂直通道，可能需要在电介质中使用替代材料，以允许两种材料之间的选择性，而使得可以移除牺牲材料以形成空气间隙，同时可以维持间隔件材料。因为在制造中使用多种电介质，所以当制造到达形成空气间隙的阶段时，可暴露多种其他电介质材料，其中每一种的特征在于相对于牺牲材料的选择性。此外，空气间隙形成可以发生于源/漏材料形成(例如，硅或锗化硅结构的外延生长)(随后可以形成跨栅极结构的源极和漏极)之后。当形成空气间隙时，源/漏材料也可以暴露于蚀刻剂材料。尽管牺牲材料与源/漏材料之间可能存在特定的选择性，但是此选择性仍然可能导致源/漏材料发生一定量蚀刻，而可能不利地影响装置性能。
本技术利用若干次调整用于移除和形成的工艺并且通过利用改善的间隔件结构而克服这些问题。根据本技术的间隔件可以包括多个间隔件层，并且包括可以在空气间隙形成期间移除源/漏材料对于蚀刻剂的暴露的制造工艺。通过利用根据本技术形成的多个间隔件结构，可以产生一致的空气间隙以降低寄生电容，而不会产生蚀刻源/漏材料的常规不利影响。
尽管其余的公开内容将常规地识别利用所公开的技术的特定蚀刻工艺，但应理解，***和方法同样适用于所描述的腔室中可能发生的沉积和清洁工艺。因此，该技术不应视为受限于仅能用于蚀刻工艺。本公开内容将讨论可以与本技术一起使用的一个可能的***和腔室，以在运行根据本技术的示例性工艺序列的操作之前执行某些移除操作。
图1示出根据实施方式的沉积、蚀刻、烘烤和固化腔室的处理***100的一个实施方式的俯视平面图。在图中，一对前开式标准舱(FOUP)102供应各种尺寸的基板，各种尺寸的基板由机器臂104接收，并且在被放置到位于串联区段109a-109c中的基板处理腔室108a-108f中的一个基板处理腔室中之前，被放置到低压保持区域106中。第二机器臂110可用于将基板晶片从保持区域106运输到基板处理腔室108a-108f并返回。除了循环层沉积(CLD)、原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、蚀刻、预清洁、脱气、定向和其他基板工艺之外，还可以将每个基板处理腔室108a-108f配备为执行包括本文所述的干式蚀刻工艺的数个基板处理操作。
基板处理腔室108a-108f可包括用于沉积、退火、固化、和/或蚀刻基板晶片上的介电膜的一个或多个***部件。在一个配置中，可以使用两对处理腔室(例如，108c-108d与108e-108f)，以在基板上沉积介电材料，而第三对处理腔室(例如，108a-108b)可以用于蚀刻所沉积的电介质。在另一配置中，所有三对腔室(例如，108a-108f)可经配置以蚀刻基板上的介电膜。可以在与不同实施方式中所示的制造***分离的腔室中执行所述的任何一个或更个工艺。应理解，***100可以考虑用于介电膜的沉积、蚀刻、退火和固化腔室的附加配置。
图2A示出在处理腔室内具有分隔的等离子体产生区域的示例性工艺腔室***200的横截面图。在膜蚀刻期间(例如，氮化钛、氮化钽、钨、硅、多晶硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅等)，工艺气体可以经由气体入口组件205流入第一等离子体区域215中。远程等离子体***(RPS)201可以可选择地包括在***中，并且可以处理随后行进穿过气体入口组件205的第一气体。入口组件205可以包括两个或更多个各别的(distinct)气体供应通道，其中如果包括第二通道(未示出)，那么第二通道可以绕过RPS201。
示出冷却板203、面板217、离子抑制件223、喷头225和基板支撑件265(基板支撑件265具有设置在基板支撑件265上的基板255)，并且以上项可以各自根据实施方式而被包括。基座265可以具有热交换通道，热交换流体流经热交换通道以控制基板的温度，可在处理操作期间操作基板的温度，以加热和/或冷却基板或晶片。还可以使用嵌入式电阻加热器元件而电阻加热可以包含铝、陶瓷或二者的组合的基座265的晶片支撑盘，以实现相对高的温度，例如从高达或约100℃至高于或约1100℃。
面板217可以是棱锥形、圆锥形或是具有窄的顶部部分扩展到宽的底部部分的其他类似结构。如图所示，面板217另外可以是平坦的，并且包括用于分配工艺气体的复数个贯通通道。取决于RPS 201的使用，等离子体产生气体和/或等离子体受激发物质可以穿过面板217中如图2B中所示的复数个孔洞，以更均匀地输送到第一等离子体区域215中。
示例性配置可以包括使气体入口组件205通向由面板217从第一等离子体区域215分隔的气体供应区域258，而使得气体/物质通过面板217中的孔洞流动进入第一等离子体区域215中。可以选择结构特征和操作特征，以防止来自第一等离子体区域215的等离子体大量回流到供应区域258、气体入口组件205和流体供应***210中。位于特征之间的绝缘环220与面板217或腔室的导电顶部部分和喷头225一起示出，以允许相对于喷头225和/或离子抑制件223而将AC电位施加到面板217。绝缘环220可以定位于面板217与喷头225和/或离子抑制件223之间，以使电容耦合等离子体(CCP)能够在第一等离子体区域中形成。附加地，挡板(未示出)可以位于第一等离子体区域215中，或者以其他方式与气体入口组件205耦接，以影响流体经由气体入口组件205进入所述区域中的流动。
离子抑制件223可以包含限定贯穿结构的复数个孔隙的板或其他几何形状，所述复数个孔隙经配置以抑制离开第一等离子体区域215的离子带电物质的迁移，同时允许不带电荷的中性或自由基物质穿过离子抑制件223进入抑制件与喷头之间的活性气体输送区域。在实施方式中，离子抑制件223可以包含具有各种孔隙配置的多孔板。这些不带电的物质可以包括利用反应性较低的运载气体运输穿过孔隙的高反应性物质。如上所述，离子物质穿过孔洞的迁移可以减少，并且在一些情况下被完全抑制。控制穿过离子抑制件223的离子物质的量可以有利地提供对于与底下的晶片基板接触的气体混合物的增强的控制，这又可以增强对气体混合物的沉积和/或蚀刻特性的控制。举例而言，气体混合物的离子浓度的调整可以显著改变气体混合物的蚀刻选择性，例如，SiNx：SiOx蚀刻比、Si：SiOx蚀刻比等。在执行沉积的替代实施方式中，所述调整还可以改变介电材料的共形至可流动式沉积(conformal-to-flowable style deposition)的平衡。
离子抑制件223中的复数个孔隙可经配置以控制活性气体(即，离子、自由基和/或中性物质)经由离子抑制件223的通过。举例而言，可以控制孔洞的纵横比(aspect ratio)、或孔洞直径对长度和/或孔洞的几何形状，而使得减少穿过离子抑制件223的活性气体中的离子带电物质的流动。离子抑制件223中的孔洞可以包括面对等离子体激发区域215的渐缩部分和面对喷头225的圆柱形部分。圆柱形部分可经塑形和定尺寸，以控制传到喷头225的离子物质的流动。作为控制离子物质穿过抑制件的流动的附加手段，还可以将可调整的电偏压施加到离子抑制件223。
离子抑制件223可以用于减少或消除从等离子体产生区域行进到基板的离子带电物质的量。不带电的中性和自由基物质仍然可以穿过离子抑制件中的开口而与基板反应。应注意，在实施方式中，可以不执行在环绕基板的反应区域中的离子带电物质的完全消除。在某些情况下，意欲使离子物质到达基板，以执行蚀刻和/或沉积工艺。在这些情况下，离子抑制件可以帮助将反应区域中的离子物质浓度控制在有助于工艺的水平处。
与离子抑制件223组合的喷头225可以允许存在于第一等离子体区域215中的等离子体，以避免在基板处理区域233中直接激发气体，同时仍允许受激发物质从腔室等离子体区域215行进到基板处理区域233。以此方式，腔室可经配置以防止等离子体接触正在蚀刻的基板255。此举可以有利地保护基板上图案化的各种复杂结构和膜，如果直接与所产生的等离子体接触，那么各种复杂结构和膜可能损伤、脱位(disclocate)或以其他方式翘曲。此外，当允许等离子体接触基板或接近基板水平时，可能增加氧化物物质蚀刻的速率。因此，如果材料的暴露区域为氧化物，那么可以通过远离基板维持等离子体来进一步保护此材料。
处理***可以进一步包括与处理腔室电耦接的电源240，以提供电功率到面板217、离子抑制件223、喷头225和/或基座265，以在第一等离子体区域215或处理区域233中产生等离子体。取决于所执行的工艺，电源可经配置以向腔室输送可调整量的功率。这样的配置可以允许在正在执行的工艺中使用可调谐的等离子体。与通常呈现为具有开启或关闭功能的远程等离子体单元不同，可调谐等离子体可经配置以向等离子体区域215输送特定量的功率。此举又可以允许形成特定的等离子体特性，而使得前驱物可以利用特定方式解离，以增强由这些前驱物产生的蚀刻轮廓。
可以在喷头225上方的腔室等离子体区域215或喷头225下方的基板处理区域233中点燃等离子体。在实施方式中，形成于基板处理区域233中的等离子体可以是利用作为电极的基座形成的DC偏压等离子体。等离子体可以存在于腔室等离子体区域215中，以从例如含氟前驱物或其他前驱物的流入产生自由基前驱物。典型地，在射频(RF)范围中的AC电压可以施加于处理腔室的导电顶部部分(例如，面板217)与喷头225和/或离子抑制件223之间，以在沉积期间点燃腔室等离子体区域215中的等离子体。RF电源可以产生13.56MHz的高RF频率，但也可以单独产生其他频率或与13.56MHz频率组合产生其他频率。
图2B示出影响穿过面板217的处理气体分配的特征的详细视图253。如图2A中和图2B中所示，面板217、冷却板203和气体入口组件205相交，以限定气体供应区域258，其中工艺气体可以从气体入口205输送进入气体供应区域258。气体可以填充气体供应区域258，并且穿过面板217中的孔隙259流到第一等离子体区域215。孔隙259可经配置以大体上单向的方式引导流动，使得工艺气体可以流入处理区域233中，而在工艺气体穿过面板217之后可以部分或完全地防止工艺气体回流到气体供应区域258中。
气体分配组件(例如，用于处理腔室区段200的喷头225)可以称为双通道喷头(DCSH)，并且另外地在图3中所述的实施方式中详细说明。双通道喷头可以供给蚀刻工艺，所述蚀刻工艺允许隔开处理区域233外部的蚀刻剂，以在输送到处理区域之前提供与腔室部件的和彼此间的受限的相互作用。
喷头225可以包含上板214和下板216。这些板可以彼此耦接，以限定这些板之间的容积218。板的耦接可以提供穿过上板和下板的第一流体通道219和穿过下板216的第二流体通道221。所形成的通道可经配置以提供从容积218只经由第二流体通道221而穿过下板216的流体出入口(access)，而第一流体通道219可以与在板与第二流体通道221之间的容积218流体隔离。可以经由气体分配组件225的一侧流体地到达容积218。
图3是根据实施方式的与处理腔室一起使用的喷头325的仰视图。喷头325可以对应于图2A中所示的喷头225。通孔365(通孔365示出第一流体通道219的视图)可以具有复数种形状和配置，以控制和影响前驱物穿过喷头225的流动。小孔洞375(小孔洞375示出第二流体通道221的视图)可以大体上均匀地分配在喷头的表面上方(甚至在通孔365之间)，并且可以有助于提供前驱物在离开喷头时比其他配置更均匀的混合。
图4图示制造方法400的所选择的操作，其中许多操作可以在例如如先前描述的腔室200中执行。方法400可以包括在开始所述方法之前的一个或多个操作，所述一个或多个操作包括前端处理、沉积、蚀刻、抛光、清洁或可以在所描述的操作之前执行的任何其他操作。所述方法可以包括图中所示的多个可选择操作，这些可选操作可以或可以不具体地与根据本技术的方法的一些实施方式相关联。举例而言，许多操作是为了提供范围更广的结构形成而描述，但是对于本技术而言并非关键，或者可以通过替代方法来执行，这将在下面进一步讨论。方法400描述图5中示意性示出的操作，将结合方法400的操作而描述这些操作的说明。应理解，图5仅图示局部示意图，而基板可以包含任何数量的具有如图中所示的方面以及仍然可以受益于本技术的方面的替代结构方面的晶体管区段。
方法400可以涉及可选择的操作，以将半导体结构发展到特定制造操作。如图5A中所示，半导体结构可以表示(例如，在基板的P区域和N区域中)已经环绕鳍片材料蚀刻伪栅极材料(dummy gate material)之后的装置。如图所示，结构500可以包括由硅或一些其他半导体基板材料制成或含有硅或一些其他半导体基板材料的基板501，在基板501上跨基板501已经形成一个或多个鳍片材料503。结构500可以具有覆盖基板501而形成的多个晶体管结构。举例而言，可以在基板501上方形成栅极结构505(可以是伪栅极材料)，栅极结构505可以稍后在处理中移除，以产生金属栅极。栅极结构505可以具有覆盖伪栅极而形成的盖材料507。如图所示，可以跨基板在第一方向中覆盖基板形成栅极结构505。此外，可以跨基板在第二方向中形成鳍片503。第二方向可以垂直于第一方向，并且鳍片503可以具体地与栅极结构505相交并且横穿栅极结构505。
在一些实施方式中，伪栅极可以是多晶硅或含硅材料。盖材料507可以是介电材料，并且可以例如是氮化硅。如图所示，结构500包括N-MOS区域510和P-MOS区域512，但在处理期间的定向可能并不重要，并且所述结构可以图示反转的区域。尽管未图示，下面讨论的若干操作可以在结构的一侧上执行，而另一侧保持被遮蔽。然后，可以利用移除和重新形成来切换遮蔽，然后可以在另一结构上执行类似的操作。这些选项将在下面进一步描述，但应理解，任一区域可以在其他区域之前处理，这些方法不受所描述的实例的限制。此外，下面讨论的间隔件材料可以在用于稍后的形成的任何遮蔽之前在基板上方同时地形成。在不同实施方式中，鳍片503可以包括相同或不同的材料，而在一些实施方式中可以是包括硅或锗硅的任何已知材料。举例而言，在P区域512中，鳍片503a可以是硅或者包括硅，而在N区域510中，鳍片503b可以是锗硅或者包括锗硅。
在操作405处，如图5B中所示，可以在暴露的结构上方形成第一间隔件层514。如图所示，第一间隔件层514可以至少部分地覆盖栅极结构505、鳍片503以及基板501上的暴露表面。可以形成第一间隔件层514，以共形地覆盖暴露材料。第一间隔件层514可以接近这些暴露结构中的每一个，并且可以沿着结构的侧壁直接地与栅极结构505相邻。如图所示，在鳍片503上方，第一间隔件层514可以在从栅极结构向外的方向中横向延伸，以覆盖鳍片503的暴露表面。在实施方式中，第一间隔件层514可以是第一材料或者包括第一材料，并且在实施方式中可以包括含硅材料或含金属材料。第一间隔件层514可以是绝缘材料，并且在实施方式中可以包括氧、氮和/或碳中的任一种。示例性材料可以是或包括氧化硅、氮化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅，或者可以是包括氧、氮和/或碳浓度中的任一种的含金属材料，并且可以包括例如铝、镁、钛、钽或任何其他金属和过渡金属物质，以及其他准金属材料(metalloid material)。可以利用在暴露结构上执行共形涂覆的各种方式中的任一种来执行小于或约为几纳米或更大的厚度的沉积或形成。
如图5C中所示，在形成第一间隔件层514之后，在操作410处，第二间隔件层516可以与第一间隔件层514相邻地形成，并且覆盖第一间隔件层514。类似地，可以通过在半导体结构的表面上方的共形涂覆操作而形成第二间隔件层516。第二间隔件层516可以是牺牲层，所述牺牲层可以稍后被移除，以在半导体结构内产生空气间隙。如图所示，第二间隔件层516可以不直接接触栅极结构505、鳍片503或基板501中的任一个。因为第一间隔件层514可以完全覆盖这些特征中的每一个，所以在一些实施方式中，第二间隔件层516可以仅接触第一间隔件层514，但是在其他实施方式中，第二间隔件层516也可以接触额外的结构。
第二间隔件层516可以由第二材料形成，第二材料可以是与第一材料相同或不同的材料，第一间隔件层514可以由所述第一材料形成。第二间隔件层516可以由前述材料中的任一种形成或包括前述材料中的任一种，并且可以具有与第一间隔件层514不同的阴离子组成或浓度的特征。举例而言，第二层516的特征可以在于从第一间隔件层514增加的碳、氧或氮浓度。此调整可以产生蚀刻选择性可以依据的特征。通过调整第一间隔件层514与第二间隔件层516之间的材料，可以在稍后的移除操作处相对于第一间隔件层514而选择性地移除第二间隔件层516，以产生与第一间隔件层514相邻的空气间隙。
如图5D中所示，在形成第二间隔件层之后，可以在操作415处执行移除操作，以暴露半导体结构的结构。可以各向异性地执行操作415处所执行的凹陷，以暴露横向特征，同时维持覆盖栅极结构505的侧壁的第一间隔件层514和第二间隔件层516。在后续操作中执行外延生长以在鳍片上方形成源/漏材料时，作为一种示例性形成方法，生长可以在任何暴露的含硅材料(例如，鳍片503)上发生。如前所述，栅极结构505可以包括伪栅极材料(例如，多晶硅)。如果在源/漏形成期间暴露多晶硅，那么材料也可能不适当地形成于伪栅极上。因此，操作415可以维持栅极结构505、伪栅极多晶硅或其他伪栅极材料的完全覆盖。
如图所示，所执行的凹陷或蚀刻可以从盖材料507移除第一间隔件层514和第二间隔件层516，并且可以使来自鳍片503的材料在横向方向上从栅极结构505完全凹陷超过沿着栅极结构505的侧壁的第一间隔件层514和第二间隔件层516的形成的厚度。举例而言，第一间隔件层514和第二间隔件层516中的每一个可以为约1nm至约3nm，因此两个间隔件层可以从栅极结构505横向延伸从约2nm至约6nm。此横向覆盖将部分地覆盖鳍片503，尽管如图中所示，从此位置横向向外，鳍片503可以完全凹陷至基板水平。此外，基板501还可以在环绕栅极结构505的区域中暴露。
在图中可以看出，在凹陷之后，第二间隔件层516的特征可以在于从沿着栅极结构的侧壁的厚度具有小的横向延伸或没有横向延伸，并且可以具有片状轮廓或平面的形状。然而，如图所示，第一间隔件层514可以包括第二间隔件层516的整个厚度下方的一定量的横向延伸。第一间隔件层514的特征可以在于从栅极结构向外的方向中的横向延伸。此横向延伸可以与第二间隔件层516的厚度等同或相同。因此，在一些实施方式中，第二间隔件层516可以不与半导体装置除了第一间隔件层514之外的任何其他结构接触。因此，移除第二间隔件层516可以不暴露结构中的任何其他材料。
可以在先前描述的腔室200中执行移除操作415，这可以允许执行氧化物选择性的蚀刻或者针对含碳膜的选择性蚀刻，举例而言，这可以移除第一间隔件层514和第二间隔件层516，而不会对基板上的任何其他材料产生影响或对基板上的任何其他材料具有最小的影响。可以使用利用等离子体或远程等离子体的干式蚀刻工艺来执行所述工艺，这可以产生含卤素前驱物(例如，含氟前驱物或含氯前驱物)的等离子体流出物。在实施方式中，所述工艺还可以使用含氢前驱物，含氢的前驱物也可以包括在远程等离子体中，或者可以绕过远程等离子体而与处理区域中的自由基含卤素等离子体流出物相互作用。
在实施方式中，所述工艺可以在低于约10Torr的情况下执行，并且在实施方式中可以在低于或约5Torr的情况下执行。在实施方式中，工艺也可以在低于约100℃的温度下执行，并且可以在低于约50℃的情况下执行。随着在腔室200或此腔室的变化中执行、或者在能够执行类似操作的不同腔室中执行，所述工艺可以相对于盖层507、鳍片503和基板501而各向异性地选择性移除第一间隔件层514和第二间隔件层516。在实施方式中，所述工艺可具有相对于第一间隔件层514与第二间隔件层516大于或约100：1的选择性，并且在在实施方式中，可具有大于或约200：1、大于或约300：1、大于或约400：1或者大于或约500：1的选择性。由于此选择性并且因为如前所述的所形成的材料的厚度可以仅为几纳米，所以在此移除操作期间可以大体上或基本上维持所有其他暴露材料。
一些常规方法可以在形成牺牲层之后暴露鳍片的蚀刻工艺之后形成覆盖鳍片的源/漏材料，但是常规技术可能不是类似于先前描述的方法400的操作而执行。此形成将产生直接邻接牺牲层或与牺牲层相邻的源/漏材料。因此，在移除牺牲层期间，源/漏材料将直接暴露至蚀刻剂材料，这将至少部分地蚀刻或影响与牺牲层的外表面接触的源/漏材料。尽管可以形成空气间隙，但是这些工艺将会通过在蚀刻工艺期间将源/漏材料降解(degrade)以形成空气间隙，而不利地影响装置性能。本技术可以通过从第二间隔件层516向外产生附加间隔件层来克服这些问题。
在一些实施方式中，如图5E中所示，在操作420处，方法400可以可选地包括以下步骤：形成第三间隔件层518。第三间隔件层518可以与第一间隔件层514和/或第二间隔件层516类似地形成，并且可以共形地覆盖可在凹陷操作415期间已经暴露的盖层507、鳍片503和基板501的暴露区域。第三间隔件层518可以与第二间隔件层516直接地相邻，并且可以与第一间隔件层514的至少一部分直接接触。如前所述，第一间隔件层514可以沿着基板与鳍片横向延伸第一距离(例如，第二间隔件层516的厚度)。在第三间隔件层518的形成期间，第三间隔件层材料可以沿着第一间隔件层514的横向延伸部分的最外表面在横向延伸的第一距离处直接接触第一间隔件层514，第一间隔件层514的横向延伸部分沿着鳍片503和基板501的表面。
第三间隔件层518可以是先前描述的任何材料，在一些实施方式中，第三间隔件层518可以是与第一间隔件层514相同的材料。因此，所形成的间隔件可以提供第一材料的侧壁，所述第一材料的侧壁在两个侧壁表面上以及沿着底部表面完全地包围第二间隔件层516。因此，从栅极结构和包括第一间隔件层514、第二间隔件层516和第三间隔件层518中的每一个的间隔件结构横向向外形成的任何随后形成的材料可以不接触第二间隔件层516的任何横向部分或表面，因为第三间隔件层518可以在从栅极结构505向外的横向方向中沿着外侧壁与第二间隔件层516直接相邻。
如图5F中所示，在操作425处，在形成第三间隔件层之后，方法400可以可选地包括以下步骤：使第三间隔件层518部分地凹陷。凹陷操作可以部分地暴露鳍片从第三间隔件层518横向向外的垂直部分。类似于第一间隔件层514与第二间隔件层516，第三间隔件层518的特征可以在于具有横向厚度，并且可以覆盖鳍片503与基板501而至少达到此厚度。凹陷还可以沿着接近基板501或与基板501相邻的鳍片503的部分而维持一定量的第三间隔件材料518。此凹陷操作可以类似于先前的凹陷操作，并且可以类似地相对于覆盖层507、鳍片503和基板501是选择性的。
在形成第三间隔件层518并且使第三间隔件层518凹陷之后，制造可以继续，并且可以在可选的操作430处形成或生长覆盖鳍片503的部分暴露的区域的源/漏材料。源/漏材料可以是与鳍片(源/漏材料在所述鳍片上生长)类似的材料，并且可以在与鳍片相同的方向中形成，而垂直于栅极结构。如前所述，源/漏材料可以至少通过第三间隔件层518或其他中间层从第二间隔件层516横向偏移，并且可以不在半导体结构上的任何位置处与第二间隔件层516接触。源/漏材料可以覆盖鳍片而外延生长，或者可以利用任何其他方式执行，以在结构上提供硅、锗硅或其他源/漏材料。然后，处理可以在任何数量的操作中继续，以在移除伪栅极之后产生金属栅极结构。可以利用任何数量的方式执行处理，包括利用任何已知或将要开发的方式。
在可以包括暴露间隔件结构的层的上表面的各种后续处理之后，在一些实施方式中，半导体结构可以类似于图5G中所示的结构。如图所示，金属栅极508可以已经替换了伪栅极结构505，并且如前所述的源/漏材料520已经环绕暴露的鳍片503的上部而形成。此外，包括第一间隔件层514、第二间隔件层516和第三间隔件层518的间隔件结构已经与金属栅极508相邻地形成。如先前所说明和讨论的，第一间隔件层514在第二间隔件层516下方横向延伸，以接触第三间隔件层518。因此，除了第一间隔件层514与第三间隔件层518之外，第二间隔件层516可以不暴露于结构上的任何其他材料。
然后，如图5H中所示，可以在操作435处从间隔件结构蚀刻第二间隔件层516，以形成第一间隔件层514与第三隔离层518之间的空气间隙。选择性蚀刻工艺可以如前所述地执行，但是可以进行调谐以提供第二间隔件层与第一间隔件层和第三间隔件层之间的选择性，以允许完全移除第二间隔件层516。如上所述，由于对第三间隔件层518的包括和形成第二间隔件层516的特定工艺，源/漏材料520在移除工艺期间可以不暴露至任何蚀刻剂。因此，因为可以没有暴露，可以使用相对于源/漏材料具有不完全的选择性的蚀刻剂或前驱物，或者蚀刻剂或前驱物可以相对于源/漏材料不具有选择性。
如图所示，可以防止空气间隙对于源/漏材料的任何直接接触，并且在移除牺牲第二间隔件层516之后可以在任一侧表面上通过第一间隔件材料514与第三间隔件材料518来限定空气间隙，并且可以通过第一间隔件材料514从下方限定空气间隙。半导体结构500还可以包括接触蚀刻终止层522，接触蚀刻终止层522可以是先前描述的任何材料(例如，氮化硅)，并且可以在实施方式中提供从栅极结构的方向中从间隔件结构横向向外定位的第四间隔件层。然而，依据可以在源/漏材料的生长之后形成接触蚀刻终止层而不形成第三间隔件层518的形成工艺，接触蚀刻终止层522将不会构成中间层，并且源/漏材料仍然直接接触牺牲的第二间隔件层516。因此，在形成空气间隙期间，源/漏材料将与蚀刻剂接触，并且可能发生由于不完全选择性而引起的损伤。通过形成根据本技术的实施方式的间隔件结构，可以形成空气间隙结构，而不会不利地影响源/漏材料，并且可以因此通过产生特征在于减小的介电常数的间隔件来改善性能，减小的介电常数可以减少所产生的装置中的寄生电容。
在先前的描述中，为了解释的目的，已经阐述了许多细节，以提供对于本技术的各种实施方式的理解。然而，对于本领域技术人员显而易见的是，可以在没有这些细节中的一些细节或在具有附加细节的情况下实施某些实施方式。
已公开若干实施方式，但应理解，本领域技术人员可以在不悖离实施方式的精神的情况下使用各种修改、替代构造和等同物。此外，为了避免不必要地模糊本技术，没有描述许多熟知的工艺和元件。因此，上面的描述不应视为限制本技术的范围。
当提供值的范围时，应理解，除非上下文另有明确说明，也具体公开所述范围的上限与下限之间到下限单位的最小分数的每一中间值。包括在所叙述的范围中的任何所叙述的值或未叙述的中间值之间的任何较窄范围，并且包括在所叙述的范围中的任何其他所叙述的值或中间值。这些较小范围的上限与下限可以独立地包括在范围中或排除在外，并且包括上下限其中一者、两者或不含上下限的较小范围中的每一范围也包括在本技术内，服从所叙述的范围中特别排除的极限值。在所叙述的范围包括一个或两个极限的情况下，也包括排除这些所包括的极限中的一个或两个极限的范围。
如本文和所附的权利要求书中所使用，除非上下文另有明确说明，否则单数形式“一”、“一个”和“所述”包括复数指称。因此，举例而言，指称“一层”包括复数个这样的层，而指称“所述前驱物”包括指称本领域技术人员已知的一种或多种前驱物和这些前驱物的等同物等等。
此外，在本说明书和所附的权利要求书中使用时，词语“包含”、“含有”、“包括”时意欲指定所叙述的特征、整体、部件或操作的存在，但是不排除一个或多个其他特征、整体、部件、操作、动作或群组的存在或附加。

Claims (11)

1.一种形成半导体结构中的空气间隙的方法，所述方法包含以下步骤：
形成间隔件结构，所述间隔件结构包括第一材料和与所述第一材料不同的第二材料，其中形成所述间隔件结构的步骤包含以下步骤：
形成与栅极结构相邻的包括所述第一材料的第一间隔件层，其中所述第一间隔件层至少部分地覆盖与所述栅极结构相交的鳍片，
形成与所述第一间隔件层相邻的包括所述第二材料的第二间隔件层，
蚀刻所述第一间隔件层与所述第二间隔件层，以暴露与所述栅极结构相交的这些鳍片，和
形成与所述第二间隔件层相邻的第三间隔件层；
形成源/漏结构，其中所述源/漏结构通过至少一种其他材料从所述间隔件结构的所述第二材料偏移；和
从所述间隔件结构蚀刻所述第二材料，以形成所述空气间隙，其中在所述蚀刻期间，所述源/漏结构不暴露于蚀刻剂材料。
2.如权利要求1所述的形成半导体结构中的空气间隙的方法，其中所述间隔件结构接近半导体基板上的栅极结构而形成，并且其中垂直于所述栅极结构形成所述源/漏结构。
3.如权利要求1所述的形成半导体结构中的空气间隙的方法，其中所述源/漏结构包含硅或锗硅。
4.如权利要求1所述的形成半导体结构中的空气间隙的方法，其中所述第一材料和第二材料包含氧或氮。
5.如权利要求4所述的形成半导体结构中的空气间隙的方法，其中所述第一材料和第二材料包含氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、金属氧化物或金属氮化物中的一种或多种。
6.如权利要求1所述的形成半导体结构中的空气间隙的方法，其中所述第三间隔件层具有与所述第一间隔件层相同的材料。
7.如权利要求6所述的形成半导体结构中的空气间隙的方法，进一步包含以下步骤：
蚀刻所述第三间隔件层，以部分地暴露与所述栅极结构相交的这些鳍片。
8.一种半导体结构，包含：
基板；
栅极结构，覆盖所述基板，并且跨所述基板在第一方向中形成；
鳍片，覆盖所述基板，并且跨所述基板在第二方向中形成，其中所述第二方向垂直于所述第一方向，并且其中所述鳍片与所述栅极结构相交；
间隔件结构，与所述栅极结构相邻，其中所述间隔件结构包含至少三层，所述至少三层包括：
空气间隙，
第一层，所述第一层与所述栅极结构相邻，并且在所述鳍片和所述基板上方从所述栅极结构横向向外延伸第一距离，和
第二层，所述第二层从所述第一层横向向外，并且在所述第一距离处接触所述第一层，其中所述空气间隙至少部分地限定于与所述栅极结构相邻的所述第一层的一部分、覆盖所述基板的所述第一层的一部分和所述第二层之间；和
源/漏材料，环绕所述间隔件结构外部的所述鳍片而形成，其中在所述源/漏材料与所述空气间隙之间包括所述间隔件结构的至少一个中间层，并且其中所述源/漏材料至少通过所述第二层从所述空气间隙横向偏移。
9.如权利要求8所述的半导体结构，其中所述第一层和第二层包含选自由氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、金属氧化物和金属氮化物组成的群组的一种或多种材料。
10.如权利要求8所述的半导体结构，进一步包含接触蚀刻终止层，所述接触蚀刻终止层在从所述栅极结构的方向中从所述间隔件结构横向向外而定位。
11.一种形成半导体结构的方法，所述方法包含以下步骤：
接近半导体基板上的栅极结构而形成第一间隔件层，其中所述第一间隔件层至少部分地覆盖形成于所述半导体基板上的鳍片；
形成与所述第一间隔件层相邻的第二间隔件层；
使所述第一间隔件层与所述第二间隔件层凹陷，以完全地垂直暴露所述鳍片的横向区域；
形成与所述第二间隔件层相邻的第三间隔件层，其中所述第三间隔件层至少部分地覆盖形成于所述半导体基板上的所述鳍片；
使所述第三间隔件层凹陷，以部分地垂直暴露所述鳍片的这些横向区域；
在所述鳍片的这些部分垂直暴露的区域上外延生长源/漏材料；和
相对于所述第一间隔件层与所述第三间隔件层而选择性蚀刻所述第二间隔件层，以在所述第一间隔件层与所述第三间隔件层之间形成空气间隙，其中在所述蚀刻期间，所述源/漏材料不暴露于蚀刻剂材料。
CN201980012762.4A 2018-02-15 2019-02-15 空气间隙形成工艺 Active CN111712924B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862631179P 2018-02-15 2018-02-15
US62/631,179 2018-02-15
PCT/US2019/018301 WO2019161265A1 (en) 2018-02-15 2019-02-15 Airgap formation processes

Publications (2)

Publication Number Publication Date
CN111712924A CN111712924A (zh) 2020-09-25
CN111712924B true CN111712924B (zh) 2023-12-29

Family

ID=67541016

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980012762.4A Active CN111712924B (zh) 2018-02-15 2019-02-15 空气间隙形成工艺

Country Status (6)

Country Link
US (2) US11211286B2 (zh)
JP (1) JP7122061B2 (zh)
KR (2) KR102571063B1 (zh)
CN (1) CN111712924B (zh)
TW (1) TWI705529B (zh)
WO (1) WO2019161265A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI705529B (zh) 2018-02-15 2020-09-21 美商應用材料股份有限公司 空氣間隙形成處理
US10868130B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10825722B1 (en) * 2019-08-29 2020-11-03 Nanya Technology Corporation Method of manufacturing a semiconductor structure
US11037851B2 (en) 2019-08-30 2021-06-15 Applied Materials, Inc. Nitrogen-rich silicon nitride films for thin film transistors
DE102020123264B4 (de) * 2020-03-30 2022-11-10 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren zu dessen Herstellung
US11563001B2 (en) 2020-03-30 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer and capping structures in semiconductor devices
CN115621315A (zh) * 2021-07-16 2023-01-17 联华电子股份有限公司 半导体元件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130106622A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150081738A (ko) * 2014-01-06 2015-07-15 삼성전자주식회사 에어 스페이서를 구비한 반도체 소자
CN105047715A (zh) * 2014-04-30 2015-11-11 三星电子株式会社 半导体器件
JP2017512383A (ja) * 2014-03-10 2017-05-18 クアルコム，インコーポレイテッド 中にギャップが画定されている半導体デバイス
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868649B1 (ko) 2007-05-17 2008-11-12 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
US8937353B2 (en) * 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
KR102055299B1 (ko) 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9252233B2 (en) 2014-03-12 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in FinFET structure
US9443956B2 (en) * 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
US9412659B1 (en) * 2015-01-29 2016-08-09 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity
KR20170122930A (ko) 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US10395991B2 (en) * 2017-12-04 2019-08-27 United Microelectronics Corp. Semiconductor device and method for fabricating the same
TWI705529B (zh) 2018-02-15 2020-09-21 美商應用材料股份有限公司 空氣間隙形成處理

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130106622A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150081738A (ko) * 2014-01-06 2015-07-15 삼성전자주식회사 에어 스페이서를 구비한 반도체 소자
JP2017512383A (ja) * 2014-03-10 2017-05-18 クアルコム，インコーポレイテッド 中にギャップが画定されている半導体デバイス
CN105047715A (zh) * 2014-04-30 2015-11-11 三星电子株式会社 半导体器件
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers

Also Published As

Publication number Publication date
US20190252239A1 (en) 2019-08-15
KR102571063B1 (ko) 2023-08-24
US11735467B2 (en) 2023-08-22
TW201941363A (zh) 2019-10-16
KR20200108511A (ko) 2020-09-18
JP7122061B2 (ja) 2022-08-19
US20220115263A1 (en) 2022-04-14
TWI705529B (zh) 2020-09-21
WO2019161265A1 (en) 2019-08-22
KR102415977B1 (ko) 2022-06-30
US11211286B2 (en) 2021-12-28
JP2021514539A (ja) 2021-06-10
CN111712924A (zh) 2020-09-25
KR20220100724A (ko) 2022-07-15

Similar Documents

Publication Publication Date Title
CN111712924B (zh) 空气间隙形成工艺
US20210217668A1 (en) Replacement contact process
US20180261686A1 (en) Transistor sidewall formation process
TWI796358B (zh) 選擇性蝕刻的自對準通孔製程
US11004689B2 (en) Thermal silicon etch
US11348803B2 (en) Formation of bottom isolation
US11335565B2 (en) Systems and methods to form airgaps
US10170336B1 (en) Methods for anisotropic control of selective silicon removal
US10872778B2 (en) Systems and methods utilizing solid-phase etchants
US11715780B2 (en) High performance and low power semiconductor device
US20240087910A1 (en) Methods of highly selective silicon oxide removal

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant