CN111696595A - 半导体装置 - Google Patents

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Abstract

本发明公开了一种半导体装置，其包括：***电路区域和存储区域，该存储区域包括通过数据线和控制信号线耦接到***电路区域的多个单位存储块。控制信号线具有路径配置，该路径配置被配置为使与将数据从***电路区域传输到多个单位存储块所需的时间之间的差相对应的值和与将同数据输入/输出有关的控制信号从***电路区域传输到多个单位存储块所需的时间之间的差相对应的另一个值均等化为基本相同的值。

Description

半导体装置
相关申请的交叉引用
本申请要求2019年3月12日向韩国知识产权局提交的申请号为10-2019-0027990的韩国申请的优先权，其公开内容通过引用整体合并于此。
技术领域
各个实施例总体上涉及一种半导体电路，并且更具体地，涉及一种能够控制数据和与数据输入/输出有关的控制信号的定时的半导体装置。
背景技术
半导体装置(例如半导体存储装置)增加了预拾取比特位的数量以提高存储区域的操作速度，并且增加了输入/输出数据的数量以扩大带宽。
因此，半导体存储装置包括多个输入/输出布线。在所述多个输入/输出布线之中，在完成了对数据DATA的预拾取操作之后被耦接到存储区域的多个全局输入/输出线需要提高的数据传输速率和低功耗。
全局输入/输出线的数量对应于通过将数据DATA的数量乘以预拾取比特位的数量而获得的值。例如，X16数据/16比特位预拾取半导体存储装置需要至少256条全局输入/输出线。
包括在存储区域中的单位存储块(例如单位存储块)可以依据该单位存储块被布置的位置而在物理上被定位在距与数据输入/输出有关的组件(例如，焊盘)的不同距离处。
由于用于向/从单位存储块输入/输出数据DATA的全局输入/输出线的布线结构与用于控制数据输入/输出的信号(例如，命令和地址信号)的线的布线结构不同，所以在数据DATA和用于控制数据输入/输出的信号之间可能发生时间偏斜。例如，与以树形布线的命令和地址信号的线不同，需要相对大的数量的线的全局输入/输出线不能以树形来布线，并因此以菊花链(fly-by)方式来布线。因此，在数据DATA与用于控制数据输入/输出的信号之间可能发生时间偏斜。为了补偿所述时间偏斜，可以在布线中使用延迟电路等。然而，其难以精确地补偿该时间偏斜，同时因使用了延迟电路还会增加功耗。
发明内容
在一个实施例中，一种半导体装置可以包括：***电路区域；和存储区域，其包括通过数据线和控制信号线与***电路区域耦接的多个单位存储块。控制信号线可以具有路径配置，该路径配置被配置为使与将数据从***电路区域传输到多个单位存储块所需的时间之间的差相对应的值和与将同数据输入/输出有关的控制信号从***电路区域传输到多个单位存储块所需的时间之间的差相对应的另一值均等化(equalize)为基本相同的值。
在一个实施例中，一种半导体装置可以包括：***电路区域；存储区域，其包括多个单位存储块；数据线，其被配置为将通过***电路区域从外部输入的数据传输到多个单位存储块；第一控制信号线，其从***电路区域延伸到距***电路区域最远的单位存储块，并且被配置为将与数据输入/输出有关的控制信号传输到多个单位存储块；第二控制信号线，其从最远单位存储块侧的第一控制信号线分支并从最远单位存储块朝向最靠近***电路区域的单位存储块延伸，并且被配置为传输所述控制信号；以及一个或更多个开关电路，其被配置为在半导体装置的写入操作期间将第一控制信号线耦接到多个单位存储块中的一个或更多个。
在一个实施例中，一种半导体装置可以包括：***电路区域；存储区域，其包括多个单位存储块；数据线，其被配置为将从多个单位存储块读取的数据传输到***电路区域；第一控制信号线，其从***电路区域延伸到距***电路区域最远的单位存储块，并且被配置为将与数据输入/输出有关的控制信号传输到多个单位存储块；第二控制信号线，其从最远单位存储块侧的第一控制信号线分支并从最远单位存储块朝向最靠近***电路区域的单位存储块延伸，并且被配置为传输所述控制信号；以及一个或更多个开关电路，其被配置为在半导体装置的读取操作期间将第二控制信号线耦接到多个单位存储块中的一个或更多个。
在一个实施例中，一种半导体装置可以包括：***电路区域；存储区域，其包括多个单位存储块；第一数据线，其被配置为将通过***电路区域从外部输入的数据传输到多个存储体；第二数据线，其被配置为将从多个单位存储块读取的数据传输到***电路区域；第一控制信号线，其从***电路区域延伸到距***电路区域最远的单位存储块，并且被配置为将与数据输入/输出有关的控制信号传输到多个单位存储块；第二控制信号线，其从最远单位存储块侧的第一控制信号线分支并从最远单位存储块朝向最靠近***电路区域的单位存储块延伸，并且被配置为传输所述控制信号；以及一个或更多个开关电路，其被配置为根据半导体装置的操作状态来将第一控制信号线或第二控制信号线耦接到多个单位存储块中的一个或更多个。
附图说明
图1至图3是示出根据实施例的半导体装置的配置的图。
图4是示出根据实施例的排序控制信号发生电路的配置的图。
图5A和图5B是示出根据实施例的多路复用器的配置的图。
图6是示出根据实施例的读取操作的示例的图。
图7和图8是示出根据实施例的半导体装置的配置的图。
具体实施方式
在下文中，以下将通过实施例的示例参考附图来描述根据本公开的半导体装置。
各种实施例可以针对能够使数据与用于控制数据输入/输出的信号之间的时间偏斜最小化的半导体装置。
图1至图3是示出根据实施例的半导体装置的配置的图。
图1是示出根据实施例的半导体装置100的配置的图。
如图1所示，根据实施例的半导体装置100可以包括存储区域101、***电路区域102、写入路径103和读取路径104。
存储区域101可以包括多个存储单元和用于将数据储存在存储单元中或读取储存在存储单元中的数据的多个电路。
多个存储单元可以被划分为多个单位存储块，例如多个存储体。
存储区域101可以进一步包括用于对与预拾取操作有关的数据进行排序的电路。
***电路区域102可以包括与将从半导体装置的外部输入的数据储存在存储区域101中的写入操作以及将从存储区域101读取的数据输出到半导体装置的外部的读取操作有关的电路。
***电路区域102可以包括：数据焊盘，其用于与半导体装置的外部的数据输入/输出；命令/地址焊盘，其用于从半导体装置的外部接收命令和地址；解码器；和管道寄存器，其用于对与预拾取操作有关的数据进行排序。
写入路径103可以包括与写入操作有关的电路，例如，用于传输命令和地址的全局输入线和信号线。
读取路径104可以包括与读取操作有关的电路，例如，用于传输命令和地址的全局输出线和信号线。
图2是示出根据实施例的与写入操作有关的半导体装置105的配置的图。
参考图2，根据实施例的与写入操作有关的半导体装置105可以包括***电路区域102、第一存储体BK0和第二存储体BK1、数据线200、控制信号线300和开关电路400。
在下文中，数据线200将被称为第一数据线以区别于下面将描述的数据线201。
***电路区域102可以包括：具有多个数据焊盘DQ的第一焊盘区域110和具有多个命令/地址焊盘CA的第二焊盘区域120。
尽管未示出，但是***电路区域102还可以包括解码器和用于对与预拾取操作有关的数据进行排序的管道寄存器。
第一存储体BK0和第二存储体BK1可以被包括在图1的存储区域101中。基于***电路区域102，第一存储体BK0可以被定位为比第二存储体BK1更靠近***电路区域102。
第一数据线200可以用作用于在写入操作期间把通过多个数据焊盘DQ输入的数据DATA传输到第一存储体BK0和第二存储体BK1的信号线。
第一数据线200可以被布置为横跨最宽的区并具有在所述半导体装置中使用的信号线之中的最大长度，并且被称为写入全局线WGIO。
控制信号线300可以用作用于把控制信号(即命令选通信号CMDP和地址信号ADD)传输到第一存储体BK0和第二存储体BK1的信号线，所述控制信号是通过解码器对经由多个命令/地址焊盘CA输入的信号进行解码而产生的。
控制信号线300和301可以从***电路区域102延伸到比第一存储体BK0更远离***电路区域102的第二存储体BK1。此外，控制信号线300和301可以从该延伸到的位置沿相反的方向延伸，即，朝向比第二存储体BK1更靠近***电路区域102的第一存储体BK0延伸。
控制信号线300和301可以被划分为第一控制信号线300和第二控制信号线301。第一控制信号线300可以从***电路区域102延伸到第二存储体BK1，该第二存储体BK1是距***电路区域102最远的存储体，并且第二控制信号线301可以从第二存储体BK1侧的第一控制信号线300分支，从而朝向作为最靠近***电路区域102的存储体的第一存储体BK0延伸。
第一数据线200和第一控制信号线300可以基于第一存储体BK0和第二存储体BK1而对称地布置。
开关电路400可以被配置为根据写入使能信号WE将第一控制信号线300或第二控制信号线301耦接到第一存储体BK0。
写入使能信号WE在写入操作期间可以具有第一逻辑电平(例如，高电平)，并且在读取操作期间可以具有第二逻辑电平(例如，低电平)。然而，实施例不限于这种方式，并且在写入操作期间所述第一逻辑电平可以是低电平，且在读取操作期间所述第二逻辑电平可以是高电平。
开关电路400可以在写入使能信号WE处于高电平时将第一控制信号线300耦接到第一存储体BK0，并且可以在写入使能信号WE处于低电平时将第二控制信号线301耦接到第一存储体BK0。
由于第二存储体BK1被定位成比第一存储体BK0更远离***电路区域102，因此耦接到第二存储体BK1的第一数据线200可以具有比耦接到第一存储体BK0的第一数据线200更长的长度。
因此，在写入操作期间，在把数据从***电路区域102传输到第一存储体BK0所需的时间与把数据从***电路区域102传输到第二存储体BK1所需的时间之间可能会出现差异。即，通过***电路区域102传输的数据被传输到第二存储体BK1所花费的时间可以比该数据被传输到第一存储体BK0所花费的时间更长。
此时，第一数据线200可以以树形结构分布在第一存储体BK0与第二存储体BK1之间的中间位置处，以便去除数据传输时间差。然而，如上所述，归因于在全局线的数量随着预拾取比特位的数量的增加而增加时发生的电路面积的增加，不能应用树形结构。
在实施例中，通过上述控制信号线300和301，可以使将控制信号(即命令选通信号CMDP和地址信号ADD)传输到第一存储体BK0和第二存储体BK1所需的时间之间的差与将数据传输到第一存储体BK0和第二存储体BK1所需的时间之间的差均等化为相同的值。
由于在写入操作期间写入使能信号WE处于高电平，所以开关电路400可以将第一控制信号线300耦接到第一存储体BK0。
因此，命令选通信号CMDP和地址信号ADD可以在比被传输到相对靠近***电路区域102的第一存储体BK0更晚的时间被传输到第二存储体BK1。
第一数据线200与第一控制信号线300可以关于第一存储体BK0和第二存储体BK1对称地设计，并且在写入操作期间数据DATA被传输的方向与控制信号被传输的方向可以彼此匹配。因此，可以使将数据传输到第一存储体和第二存储体所需的时间之间的差与将控制信号传输到第一存储体和第二存储体所需的时间之间的差均等化为相同的值。在一个实施例中，第一数据线200和第一控制信号线300可以被配置为使得将数据从***电路区域102传输到多个单位存储块所需的时间之间的差值和将与数据输入/输出有关的控制信号从***电路区域102传输到多个单位存储块所需的时间之间的差值是基本相同的值。在一些实施例中，控制信号线300的路径配置可以被配置为使得将数据从***电路区域102传输到多个单位存储块所需的时间之间的差值和将与数据输入/输出有关的控制信号从***电路区域102传输到多个单位存储块所需的时间之间的差值是基本相同的值。例如，第一数据线200与第一控制信号线300可以关于第一存储体BK0和第二存储体BK1对称地设计，并且在写入操作期间基于数据DATA被传输的路径配置的方向性与基于控制信号被传输的路径配置的方向性可以彼此匹配。例如，第一数据线200与第一控制信号线300可以关于第一存储体BK0和第二存储体BK1对称地设计，并且在写入操作期间数据DATA被传输的距离与控制信号被传输的距离可以彼此匹配。因此，基于控制信号线的路径配置，可以使将数据传输到第一存储体和第二存储体所需的时间之间的差与将控制信号传输到第一存储体和第二存储体所需的时间之间的差均等化为相同的值。
图3是示出根据实施例的与读取操作有关的半导体装置106的配置的图。
参考图3，根据实施例的与读取操作有关的半导体装置106可以包括***电路区域102、第一存储体BK0和第二存储体BK1、数据线201、控制信号线300和开关电路400。
以下，数据线201将被称为第二数据线201。
半导体装置106还可以包括多路复用器(MUX)500和排序控制信号求和(PINSUM)电路600。
***电路区域102、控制信号线300和开关电路400可以以与图2中所示的那些相同的方式来配置。
第二数据线201可以是用于在读取操作期间将从第一存储体BK0和第二存储体BK1输出的数据传输到***电路区域102的信号线。
与图2的第一数据线200一样，第二数据线201可以被布置为横跨最宽的区并具有在所述半导体装置中使用的信号线之中的最长长度，并且第二数据线201被称为读取全局线RGIO。
第二数据线201与控制信号线300和301可以关于第一存储体BK0和第二存储体BK1对称地布置。
第一存储体BK0可以产生第一排序控制信号PIN0，其用于根据读取操作来限定从第一存储体BK0输出的数据RGIO_BK0(以下称为第一输出数据)的输出定时。
第二存储体BK1可以产生第二排序控制信号PIN1，其用于根据读取操作来限定从第二存储体BK1输出的数据RGIO_BK1(以下称为第二输出数据)的输出定时。
根据第一排序控制信号PIN0和第二排序控制信号PIN1，多路复用器500可以选择第一输出数据RGIO_BK0或第二输出数据RGIO_BK1并输出所选择的数据。
当第一排序控制信号PIN0和第二排序控制信号PIN1中的第一排序控制信号PIN0被激活时，多路复用器500可以选择第一输出数据RGIO_BK0并输出所选择的数据。
当第一排序控制信号PIN0和第二排序控制信号PIN1中的第二排序控制信号PIN1被激活时，多路复用器500可以选择第二输出数据RGIO_BK1并输出所选择的数据。
排序控制信号求和电路600可以对第一排序控制信号PIN0和第二排序控制信号PIN1求和，并输出求和结果。
例如，排序控制信号求和电路600可以包括被配置为执行或运算的逻辑门。
由于第二存储体BK1被定位为比第一存储体BK0更远离***电路区域102，因此耦接到第二存储体BK1的第二数据线201可以具有比耦接到第一存储体BK0的第二数据线201更长的长度。
因此，在读取操作期间，在将从第一存储体BK0和第二存储体BK1输出的第一输出数据RGIO_BK0和第二输出数据RGIO_BK1传输到***电路区域102所需的时间之间可能会出现差异。也就是说，第二输出数据RGIO_BK1可以在比第一输出数据RGIO_BK0更晚的时间被传输到***电路区域102。
在一个实施例中，通过上述控制信号线300和301，可以使将控制信号(即命令选通信号CMDP和地址信号ADD)传输到第一存储体BK0和第二存储体BK1所需的时间之间的差与将第一输出数据RGIO_BK0和第二输出数据RGIO_BK1传输到***电路区域102所需的时间之间的差均等化为相同的值。
由于在读取操作期间写入使能信号WE处于低电平，因此开关电路400可以将第二控制信号线301耦接到第一存储体BK0。
因此，控制信号(即命令选通信号CMDP和地址信号ADD)可以首先通过第一控制信号线300被传输到第二存储体BK1，然后通过第二控制信号线301被传输到第一存储体BK0。
也就是说，在读取操作期间，控制信号可以首先被传输到需要相对长的时间来输出数据的第二存储体BK1，然后被传输到需要相对短的时间来输出数据的第一存储体BK0。
由于第二数据线201以及控制信号线300和301关于第一存储体BK0和第二存储体BK1对称地设计，因此在读取操作期间，可以使数据传输时间差与控制信号传输时间差均等化为相同的值。
图4是示出根据实施例的排序控制信号发生电路的配置的图。
第一存储体BK0和第二存储体BK1可以相应地包括用于产生第一排序控制信号PIN0和第二排序控制信号PIN1的排序控制信号发生电路。
例如，参考图4，用于产生第一排序控制信号PIN0的排序控制信号发生电路可以包括延迟电路130和组合电路140。
延迟电路130可以通过经由多个反相器而顺序地延迟控制信号中的命令选通信号CMDP来产生多个延迟信号CTRL<0:N>。
组合电路140可以对多个延迟信号CTRL<0:N>中的任意一个(例如，CTRL<N>)和写入使能信号WE的反相信号执行与运算，并输出该与运算的结果作为第一排序控制信号PIN0。
延迟信号CTRL<N>的值可以根据第一存储体BK0的操作定时而改变。
由于在读取操作期间写入使能信号WE处于低电平，所以组合电路140可以输出延迟信号CTRL<N>作为第一排序控制信号PIN0。
另一方面，由于在写入操作期间写入使能信号WE处于高电平，所以组合电路140可以不管延迟信号CTRL<N>如何都将第一排序控制信号PIN0保持在低电平。
图5A和图5B是示出根据实施例的多路复用器的配置的图。
根据实施例的多路复用器500可以如图5A所示来配置。
参考图5A，根据实施例的多路复用器500可以包括第一传送门(pass gate)512和第二传送门514、锁存器515以及第一反相器至第三反相器511、513和516。
第一反相器511可以将第一排序控制信号PIN0反相并输出已反相的信号。
当第一排序控制信号PIN0处于高电平时，第一传送门512可以传送第一输出数据RGIO_BK0。
第二反相器513可以将第二排序控制信号PIN1反相并输出已反相的信号。
当第二排序控制信号PIN1处于高电平时，第二传送门514可以传送第二输出数据RGIO_BK1。
锁存器515可以具有与第一传送门512的输出端子和第二传送门514的输出端子共同耦接的输入端子。
第三反相器516可以将锁存器515的输出端子电平反相并输出已反相的信号。
当第一排序控制信号PIN0和第二排序控制信号PIN1中的第一排序控制信号PIN0被激活时，图5A的多路复用器500可以选择并输出第一输出数据RGIO_BK0，且当第二排序控制信号PIN1被激活时，该多路复用器500可以选择并输出第二输出数据RGIO_BK1。
根据实施例的多路复用器500可以如图5B所示来配置。
参考图5B，根据实施例的多路复用器500可以包括第一逻辑门521至第四逻辑门524、第一反相器525和第二反相器526、第一晶体管527至第四晶体管530和锁存器531。
第一反相器525可以将第一排序控制信号PIN0反相并输出已反相的信号。
第二反相器526可以将第二排序控制信号PIN1反相并输出已反相的信号。
第一逻辑门521可以对第一输出数据RGIO_BK0和第一排序控制信号PIN0执行与非运算，并输出该与非运算的结果。
第二逻辑门522可以对第一输出数据RGIO_BK0和第一反相器525的输出信号执行或非运算，并输出该或非运算的结果。
第三逻辑门523可以对第二输出数据RGIO_BK1和第二排序控制信号PIN1执行与非运算，并输出该与非运算的结果。
第四逻辑门524可以对第二输出数据RGIO_BK1和第二反相器526的输出信号执行或非运算，并输出该或非运算的结果。
第一晶体管527可以根据第一逻辑门521的输出将输出端子532驱动到电源端子电平。
第二晶体管528可以根据第二逻辑门522的输出将输出端子532驱动到接地端子电平。
第三晶体管529可以根据第三逻辑门523的输出将输出端子532驱动到电源端子电平。
第四晶体管530可以根据第四逻辑门524的输出将输出端子532驱动到接地端子电平。
锁存器531可以耦接到输出端子532，并且可以保持输出端子532的电平。
当第一排序控制信号PIN0和第二排序控制信号PIN1中的第一排序控制信号PIN0被激活时，图5B的多路复用器500可以选择并输出第一输出数据RGIO_BK0，且当第二排序控制信号PIN1被激活时，该多路复用器500可以选择并输出第二输出数据RGIO_BK1。
图6是示出根据实施例的读取操作的示例的图。
如上所述，附图标记BK0、BK1、RGIO_BK0、RGIO_BK1、PIN0和PIN1相应地表示第一存储体、第二存储体、第一输出数据、第二输出数据、第一排序控制信号和第二排序控制信号。因此，为了便于描述，将基于附图标记提供以下描述。
将参考图6来描述执行针对BK1-BK1-BK0-BK1-BK0-BK0的顺序读取操作的示例。
通过上述顺序读取操作，数据可以按照RGIO_BK1-RGIO_BK1-RGIO_BK0-RGIO_BK1-RGIO_BK0-RGIO_BK0的顺序从存储体BK0和BK1输出，并且排序控制信号可以按照PIN1-PIN1-PIN0-PIN1-PIN0-PIN0的顺序被产生。
多路复用器500可以根据排序控制信号PIN1和PIN0来选择数据RGIO_BK1和RGIO_BK0中的一个并将其输出。
通过数据线RGIO，数据可以按照RGIO_BK1-RGIO_BK1-RGIO_BK0-RGIO_BK1-RGIO_BK0-RGIO_BK0的顺序被传输到***电路区域102。此时，通过排序控制信号求和电路600而求和的第一排序控制信号PIN0和第二排序控制信号PIN1可以被传输到***电路区域102。
***电路区域102可以根据通过排序控制信号求和电路600而求和的第一排序控制信号PIN0和第二排序控制信号PIN1来对数据RGIO_BK1-RGIO_BK1-RGIO_BK0-RGIO_BK1-RGIO_BK0-RGIO_BK0进行排序，并通过数据焊盘DQ把经排序的数据输出到半导体装置100的外部。
图7和图8是示出根据实施例的半导体装置的配置的图。
图7示出了根据实施例的与写入操作有关的半导体装置203的配置，展示了包括多个存储体(例如，三个或更多个存储体)的半导体装置203的示例。
参考图7，除了该半导体装置203包括多个存储体BK0至BKn、多个开关电路400和多个中继器(RPT)700以补偿由于第一数据线200的负载增加(即，存储体数量的增加)而导致的数据电平降低之外，根据实施例的半导体装置203可以以与图2类似的方式来配置。
控制信号线300和301可以被划分为第一控制信号线300和第二控制信号线301。第一控制信号线300可以从***电路区域102延伸到距***电路区域102最远的存储体BKn，且第二控制信号线301可以从存储体BKn侧的第一控制信号线300分支，从而朝向最靠近***电路区域102的存储体BK0延伸。
第一数据线200以及控制信号线300和301可以关于多个存储体BK0至BKn对称地布置。
通过上述控制信号线300和301，根据实施例的半导体装置203可以使将控制信号(即命令选通信号CMDP和地址信号ADD)传输到多个存储体BK0至BKn所需的时间之间的差与将数据传输到多个存储体BK0至BKn所需的时间之间的差均等化为相同的值。
由于在写入操作期间写入使能信号WE处于高电平，所以多个开关电路400可以将第一控制信号线300耦接到多个存储体BK0至BKn-1。
因此，命令选通信号CMDP和地址信号ADD可以按照距离的顺序而有时间差地被传输到多个存储体BK0至BKn-1。
也就是说，命令选通信号CMDP和地址信号ADD可以被顺序地传输到多个存储体BK0-BK1，...，-BKn-1-BKn，即从最靠近***电路区域102的存储体到距***电路区域102最远的存储体。
例如，命令选通信号CMDP和地址信号ADD可以首先被传输到在多个存储体BK0至BKn之中的数据第一次被写入至的存储体BK0，并且最后被传输到数据最后一次被写入至的存储体BKn。
由于第一数据线200以及控制信号线300和301关于多个存储体BK0至BKn对称地设计，所以在写入操作期间，可以使数据传输时间差和控制信号传输时间差均等化为相同的值。
图8示出了根据实施例的与读取操作有关的半导体装置204的配置，展示了包括多个存储体(例如，三个或更多个存储体)的半导体装置204的示例。
参考图8，除了该半导体装置204包括多个存储体BK0至BKn、多个开关电路400、多个多路复用器500和多个排序控制信号求和电路600之外，根据实施例的半导体装置204可以以与图3类似的方式来配置。
控制信号线300和301可以被划分为第一控制信号线300和第二控制信号线301。第一控制信号线300可以从***电路区域102延伸到距***电路区域102最远的存储体BKn，且第二控制信号线301可以从存储体BKn侧的第一控制信号线300分支，从而朝向最靠近***电路区域102的存储体BK0延伸。
第二数据线201以及控制信号线300和301可以关于多个存储体BK0至BKn对称地布置。
通过上述控制信号线300和301，根据实施例的半导体装置204可以使将控制信号(即命令选通信号CMDP和地址信号ADD)传输到多个存储体BK0至BKn所需的时间之间的差和将多个输出数据RGIO_BK0至RGIO_BKn传输到***电路区域102所需的时间之间的差均等化为相同的值。
由于在读取操作期间写入使能信号WE处于低电平，所以多个开关电路400可以将第二控制信号线301耦接到多个存储体BK0至BKn-1。
也就是说，命令选通信号CMDP和地址信号ADD可以被顺序地传输到多个存储体BKn-BKn-1，...，-BK1-BK0，即从距***电路区域102最远的存储体到最靠近***电路区域102的存储体。
例如，命令选通信号CMDP和地址信号ADD可以首先被传输到在多个存储体BK0至BKn之中的需要最长时间来读取数据的存储体BKn，并且最后被传输到需要最短时间来读取数据的存储体BK0。
由于第二数据线201以及控制信号线300和301关于多个存储体BK0至BKn对称地设计，所以在读取操作期间，可以使数据传输时间差和控制信号传输时间差均等化为相同的值。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，本文所描述的半导体装置不应基于所描述的实施例而受到限制。

Claims (19)

1.一种半导体装置，包括：
***电路区域；以及
存储区域，其包括通过数据线和控制信号线被耦接至所述***电路区域的多个单位存储块，
其中，基于所述控制信号线的路径配置，将数据从所述***电路区域传输到所述多个单位存储块所需的时间之间的差值和将与数据输入/输出有关的控制信号从所述***电路区域传输到所述多个单位存储块所需的时间之间的差值是基本相同的值。
2.根据权利要求1所述的半导体装置，其中，所述控制信号线包括：
第一控制信号线，其从所述***电路区域延伸到所述多个单位存储块之中的距所述***电路区域最远的最远单位存储块；以及
第二控制信号线，其从所述最远单位存储块侧的第一控制信号线分支，并朝向最靠近所述***电路区域的最近单位存储块延伸。
3.根据权利要求2所述的半导体装置，还包括：一个或更多个开关电路，其被配置为在所述半导体装置的写入操作期间将所述第一控制信号线耦接到所述多个单位存储块中的一个或更多个。
4.根据权利要求3所述的半导体装置，其中，在所述半导体装置的读取操作期间，所述多个开关电路相应地将所述第二控制信号线耦接到所述多个单位存储块。
5.根据权利要求1所述的半导体装置，其中，所述***电路区域包括数据焊盘和命令/地址焊盘，所述数据焊盘用于与所述半导体装置的外部进行数据输入/输出，所述命令/地址焊盘用于从所述半导体装置的外部接收命令和地址。
6.根据权利要求1所述的半导体装置，其中，所述控制信号包括命令选通信号和地址信号。
7.一种半导体装置，包括：
***电路区域；
存储区域，其包括多个单位存储块；
数据线，其被配置为将通过所述***电路区域从外部输入的数据传输到所述多个单位存储块；
第一控制信号线，其从所述***电路区域延伸到所述多个单位存储块之中的距所述***电路区域最远的最远单位存储块，并且被配置为将与数据输入/输出有关的控制信号传输到所述多个单位存储块；
第二控制信号线，其从所述最远单位存储块侧的第一控制信号线分支并朝向所述多个单位存储块之中的最靠近所述***电路区域的最近单位存储块延伸，并且被配置为传输所述控制信号；以及
一个或更多个开关电路，其被配置为在所述半导体装置的写入操作期间将所述第一控制信号线耦接到所述多个单位存储块中的一个或更多个。
8.根据权利要求7所述的半导体装置，其中，所述***电路区域包括数据焊盘和命令/地址焊盘，所述数据焊盘用于与所述半导体装置的外部进行数据输入/输出，所述命令/地址焊盘用于从所述半导体装置的外部接收命令和地址。
9.根据权利要求7所述的半导体装置，其中，所述控制信号包括命令选通信号和地址信号。
10.一种半导体装置，包括：
***电路区域；
存储区域，其包括多个单位存储块；
数据线，其被配置为将从所述多个单位存储块读取的数据传输到所述***电路区域；
第一控制信号线，其从所述***电路区域延伸到所述多个单位存储块之中的距所述***电路区域最远的最远单位存储块，并且被配置为将与数据输入/输出有关的控制信号传输到所述多个单位存储块；
第二控制信号线，其从所述最远单位存储块侧的第一控制信号线分支并朝向所述多个单位存储块之中的最靠近所述***电路区域的最近单位存储块延伸，并且被配置为传输所述控制信号；以及
一个或更多个开关电路，其被配置为在所述半导体装置的读取操作期间将所述第二控制信号线耦接到所述多个单位存储块中的一个或更多个。
11.根据权利要求10所述的半导体装置，其中，所述***电路区域包括数据焊盘和命令/地址焊盘，所述数据焊盘用于与所述半导体装置的外部进行数据输入/输出，所述命令/地址焊盘用于从所述半导体装置的外部接收命令和地址。
12.根据权利要求10所述的半导体装置，其中，所述控制信号包括命令选通信号和地址信号。
13.一种半导体装置，包括：
***电路区域；
存储区域，其包括多个单位存储块；
第一数据线，其被配置为将通过所述***电路区域从外部输入的数据传输到所述多个单位存储块；
第二数据线，其被配置为将从所述多个单位存储块读取的数据传输到所述***电路区域；
第一控制信号线，其从所述***电路区域延伸到所述多个单位存储块之中的距所述***电路区域最远的最远单位存储块，并且被配置为将与数据输入/输出有关的控制信号传输到所述多个单位存储块；
第二控制信号线，其从所述最远单位存储块侧的第一控制信号线分支并朝向所述多个单位存储块之中的最靠近所述***电路区域的最近单位存储块延伸，并且被配置为传输所述控制信号；以及
一个或更多个开关电路，其被配置为根据所述半导体装置的操作状态将所述第一控制信号线或所述第二控制信号线耦接到所述多个单位存储块中的一个或更多个。
14.根据权利要求13所述的半导体装置，其中，所述***电路区域包括数据焊盘和命令/地址焊盘，所述数据焊盘用于与所述半导体装置的外部进行数据输入/输出，所述命令/地址焊盘用于从所述半导体装置的外部接收命令和地址。
15.根据权利要求13所述的半导体装置，其中，所述控制信号包括命令选通信号和地址信号。
16.根据权利要求13所述的半导体装置，其中，所述一个或更多个开关电路在所述半导体装置的写入操作期间将所述第一控制信号线耦接到所述多个单位存储块中的一个或更多个，并且在所述半导体装置的读取操作期间将所述第二控制信号线耦接到所述多个单位存储块中的一个或更多个。
17.根据权利要求13所述的半导体装置，其中，所述多个单位存储块产生排序控制信号，所述排序控制信号用于根据读取操作来限定输出数据的输出定时。
18.根据权利要求17所述的半导体装置，还包括：一个或更多个多路复用器，其被配置为根据所述排序控制信号之中的通过所述多个单位存储块之中的两个相邻单位存储块产生的排序控制信号，来选择所述两个相邻单位存储块的输出数据中的一个并将其输出。
19.根据权利要求17所述的半导体装置，还包括：一个或更多个排序控制信号求和电路，其被配置为对通过所述两个相邻单位存储块而产生的排序控制信号进行求和，并且将求和的结果传输到所述***电路区域。
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