CN111694781A - 基于数据采集***的arm主控板 - Google Patents

基于数据采集***的arm主控板 Download PDF

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Abstract

本发明公开了一种基于数据采集***的ARM主控板，包括硬件层、***层、应用层；所述硬件层包括ARM最小***、以及外设接口；所述***层包括嵌入式Linux***与PCIE数据采集卡驱动程序；所述ARM最小***设有PCIE接口与DDR控制器，通过PCIE总线访问高速缓存模块的数据，在所述DDR控制器的控制下，将高速缓存模块的数据传输至Linux***内核，通过PCIE数据采集卡驱动程序的文件操作接口将数据由Linux***内核输出。该ARM主控板不仅限于应用于多通道动态特征测试仪中，采用硬件层、***层、应用层三层设计方式，采用ARM最小***并支持与PCIE接口，结构设计简单，提高了数据采集和处理的速度与精度，降低***的功耗。

Description

基于数据采集***的ARM主控板
技术领域
本发明涉及数据采集***技术领域，具体涉及一种基于数据采集***的ARM主控板。
背景技术
针对地面共振试验及颤振试飞试验中航空发动机、机翼等部件热模态参数的高精度和颤振边界准确预测应用需求，需要研发多通道动态特征测试仪。而测试仪数据采集***的关键部件之一为其ARM主控板的设计，其直接影响数据采集和处理的速度。
该测试仪数据采集***的ARM主控板芯片需要在代码的控制下读取串口传来的数据并进行检错。另一方面，GPS坐标采集的飞行状态数据需要经过打包封装成数据帧，及时反馈至上位机进行分析。同时，ARM主控板上还需要加装有视频数据采集模块，利用机载ARM主控板提取摄像头数据，并将获得的图像信息进行压缩编码，并回传至PC端地面控制平台，通过PC端地面控制平台进行显示。同时，ARM主控板一般还需要通过编程设计在PC端搭建地面控制平台，并通过可视化的地图界面来显示各类飞行状态信息、图像视频信息等。而***的工作频率在很大程度上决定了ARM微处理器的处理能力，但现有的ARM主控板往往性能较低，不足以满足地面共振试验及颤振试飞试验中航空发动机、机翼等部件热模态参数的高精度和颤振边界准确预测应用需求。因此，需要设计一款集USB、UART、IIS接口、LCD控制器、键盘接口、RTC、ADC和DAC、DSP协处理器等基本功能的高性能、低功耗的ARM主控板，以提高***的可靠性，简化***的设计。
发明内容
本发明的目的在于提供一种基于数据采集***的ARM主控板，以提高数据采集和处理的速度与精度，降低***的功耗。
为实现上述目的，本发明提供了一种基于数据采集***的ARM主控板，包括硬件层、***层、应用层；所述硬件层包括ARM最小***、以及外设接口；所述***层包括嵌入式Linux***与PCIE数据采集卡驱动程序；所述ARM最小***设有PCIE接口与DDR控制器，通过PCIE总线访问高速缓存模块的数据，在所述DDR控制器的控制下，将高速缓存模块的数据传输至Linux***内核，通过所述PCIE数据采集卡驱动程序的文件操作接口将数据由Linux***内核输出。
优选的，所述外设接口包括以太网模块、播放单元内部接口模块、预留模块、调试用接口模块。
优选的，所述ARM最小***采用i.MX6四核ARM处理器，还集成有MII接口、USB-OTG接口、uSDHC2存储接口、UART0接口、HDMI接口、USB host、GPIO(PWM)接口、I2C接口、LVDS接口、I2S音频接口、ECSPI接口、uSDHC1存储接口。
优选的，所述播放单元内部接口模块包括高压背光屏幕指示灯，光感、温感、按键ADC，LCD屏幕，音频编码器；所述高压背光屏幕指示灯接所述GPIO(PWM)接口，输出GPIO(PWM)三电平脉冲控制高压背光屏幕指示灯亮灭；所述光感、温感、按键ADC接所述I2C接口，采集光感、温感、按键ADC的信息；所述LCD屏幕连接所述LVDS接口，所述音频编码器连接所述I2S音频接口；
所述预留模块包括预留HDMI接口、预留USB接口，所述预留HDMI接口连接所述HDMI接口，所述预留USB接口连接所述USB host接口；
所述调试用接口模块包括UART转USB接口、TFcard接口、MicroUSB接口；所述UART转USB接口接所述UART0接口，用于UART转USB调试；所述TFcard接口接所述uSDHC2存储接口，所述Micro USB接口接所述USB-OTG接口；
所述以太网模块与所述MII接口连接。
优选的，所述的基于数据采集***的ARM主控板进一步包括电源模块，所述电源模块包括DC/DC电源模块与LDO低压差线性稳压器，所述DC/DC电源模块将直流电压转换为5V直流电压，为ARM处理器供电；所述ARM处理器集成有多路LDO低压差线性稳压器，将5V直流电压降压，转换为ARM处理器各芯片所需工作电压。
优选的，采用两片DDR2与所述ARM处理器的DDR控制器呈T型拓扑结构连接。
优选的，DDR布线长度小于4.5cm，表层微带线固定长度为4mm，内层带状线长度可变。
优选的，将PCIE差动驱动器端设置电容与链路另一端的PCIE差动接收器DC隔离。
优选的，PCIE的事务层采用DMA直接内存访问方式，自顶而下分层设计，包括：PCIE核接口模块、发送引擎模块、接收引擎模块、DMA控制模块、缓存模块、用户逻辑模块、用户接口模块；
所述PCIE核接口模块用于对接PCIE核接口信号并对PCIE核进行初始化配置；
所述发送引擎模块与所述PCIE核接口模块连接，用于根据PCIE协议将待发送的数据与寄存器信息封装为TLP事务包并传输至PCIE核接口模块；
所述接收引擎模块与所述PCIE核接口模块连接，用于将所述PCIE核接口模块接收的TLP事务包解封装，并根据TLPs头标的信息将数据分流，传输至所述缓存模块进行输入数据存储；
所述DMA控制模块与所述缓存模块连接，用于读取内存读请求的DMA控制信息、存储内存写请求的DMA控制信息、以及存储中断信息；
所述用户逻辑模块与所述DMA控制模块、缓存模块连接，用于配置和读取所述DMA控制模块DMA控制信息的输入输出；
所述用户接口模块与所述用户逻辑模块连接，用于为用户提供数据接口通道和控制信号。
本发明方法具有如下优点：
本发明提供了一种基于数据采集***的ARM主控板，不仅限于应用于多通道动态特征测试仪中，该主控板采用硬件层、***层、应用层三层设计方式，硬件层采用ARM最小***与外设接口；***层设置有嵌入式Linux***与PCIE数据采集卡驱动程序；在上位机命令下，ARM最小***通过PCIE总线访问高速缓存模块的数据，将高速缓存模块的数据传输至Linux***内核，在嵌入式控制器的控制下，通过PCIE数据采集卡驱动程序的文件操作接口将数据由Linux***内核输出到用户以便使用。该ARM主控板结构设计简单，提高了数据采集和处理的速度与精度，功耗低。
同时，ARM处理器集成有多路LDO低压差线性稳压器，根据CPU资源消耗动态调整供电电压，为ARM处理器各芯片所需的动态调整电压，降低处理器功耗，使电源在满足芯片电流消耗能力的情况下，保证较小的纹波，简化电源设计。ARM主控板采用两片DDR2与ARM处理器呈T型拓扑结构连接，DDR的布线长度应尽可能小于4.5cm，避免过冲/下冲问题，保证信号完整性。ARM主控板还设计有PCIE接口，将PCIE差动驱动器端设置电容与链路另一端的PCIE差动接收器DC隔离，使链路两端的PCIE差动驱动器与PCIE差动接收器可以支持不同的DC共面电压。
附图说明
图1为本发明的基于数据采集***的ARM主控板的整体框图；
图2为ARM主控板的硬件功能框图；
图3为ARM主控板的电源设计原理图；
图4为ARM主控板的DDR连接拓扑结构；
图5为ARM主控板的DDR仿真结果图；
图6为PCIE事务层的功能框图。
具体实施方式
以下实施例用于说明本发明，但不用来限制本发明的范围。
针对地面共振试验及颤振试飞试验中航空发动机、机翼等部件热模态参数的高精度和颤振边界准确预测应用需求，需要研发多通道动态特征测试仪。参考图1、图2所示，本发明实施例提供了一种基于数据采集***的ARM主控板，应用于多通道动态特征测试仪，该主控板包括硬件层、***层、应用层；其中，硬件层包括ARM最小***、以及外设接口；***层包括嵌入式Linux***与PCIE数据采集卡驱动程序；ARM最小***设有PCIE接口与DDR控制器，通过PCIE总线访问高速缓存模块的数据，在DDR控制器控制下，将高速缓存模块的数据传输至Linux***内核，通过PCIE数据采集卡驱动程序的文件操作接口将数据由Linux***内核输出到用户以便使用。
参考图2所示，对于ARM最小***，其采用高性能、低功耗的i.MX6四核ARM处理器，以提高***的可靠性，简化***的设计。该ARM处理器集成有PCIE(3G)接口、DDR控制器、MII接口、USB-OTG接口、uSDHC2存储接口、UART0接口、HDMI接口、USB host、GPIO(PWM)接口、I2C接口、LVDS接口、I2S音频接口、ECSPI接口、uSDHC1存储接口等。
其中，i.MX6四核ARM处理器支持64位DDR3或2通道、32位DDR2.芯片。在实际的ARM主板实际设计中，采用两片DDR2与i.MX6ARM处理器的DDR控制器呈T型拓扑结构连接，如附图4所示。在DDR2的核心频率为200MHz和266MHz下，其等效频率分别为800MHz和1066MHz，其SI仿真结果如附图5所示。图中TL0和TL2是表层微带线，其长度固定为4mm；TL1是内层带状线，其长度可变。从仿真结果来看，当通道长度增加时，信号偏斜增加，导致时间窗减小，因此DDR的布线长度应尽可能小于4.5cm，避免过冲/下冲问题，保证信号完整性。
进一步参考图2所示，对于外设接口，其包括以太网模块、播放单元内部接口模块、预留模块、调试用接口模块。其中：播放单元内部接口模块包括高压背光屏幕指示灯，光感、温感、按键ADC，LCD屏幕，音频编码器；高压背光屏幕指示灯接GPIO(PWM)接口，输出GPIO(PWM)三电平脉冲控制高压背光屏幕指示灯亮灭。光感、温感、按键ADC接I2C接口，启动I2C总线传送数据，采集光感、温感、按键ADC的信息。音频编码器连接I2S音频接口，实现与音频编码器之间呈数据传输。LCD屏幕连接LVDS接口，LVDS接口采用低摆幅的差分信号技术，使用1.2V偏置提供400mV摆幅的信号，LVDS驱动和接收器不依赖于特定的供电电压，使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
预留模块包括预留HDMI接口、预留USB接口，预留HDMI接口连接HDMI接口，预留USB接口连接所述USB host接口。
调试用接口模块包括UART转USB接口、TFcard接口、Micro USB接口。其中，UART转USB接口接UART0接口，用于UART转USB调试；TFcard接口接uSDHC2存储接口，eMMC DS连接对应的是uSDHC1；Micro USB接口接USB-OTG接口，SPI NOR Flash接至ECSPI接口。以太网模块与MII接口连接，MII接口即媒体独立接口，为IEEE-802.3定义的以太网行业标准。MII接口包括一个数据接口，以及一个MAC和PHY之间的管理接口，数据接口包括分别用于发送器和接收器的两条独立信道，每条信道都有自己的数据、时钟和控制信号，MII数据接口总共需16个信号；管理接口是个双信号接口：一个是时钟信号，另一个是数据信号，通过管理接口，上层能监视和控制PHY。
进一步参考图2、图3所示，为保证处理器的可靠运行，必须为其提供质量较高的电源，在满足芯片电流消耗能力的情况下，保证较小的纹波。图3所示为ARM的电源设计。i.MX6Q处理器有625个引脚，比较复杂。其中仅电源相关引脚就达180多个，所以本实施例仅介绍芯片供电电源结构原理示意图。该电源模块包括DC/DC电源模块与LDO低压差线性稳压器，DC/DC电源模块将12V直流电压转换为5V直流电压，为ARM处理器供电；ARM处理器集成有多路LDO低压差线性稳压器，将5V直流电压降压，转换为ARM处理器各芯片所需工作电压。LDO低压差线性稳压器具有动态电压调整功能，可通过根据CPU资源消耗动态调整供电电压，以降低处理器功耗，使电源在满足芯片电流消耗能力的情况下，保证较小的纹波，简化电源设计。
本实施例的ARM主控板支持PCIE总线接口设计，PCIE(3G)接口是用来互连诸如计算和通信平台应用中***设备的第三代高性能IO总线。PCIE支持芯片到芯片的互连，以及板到板通过卡与连接器的互连。不同于PCI的并行互联总线和多台设备共享一条总线，PCIE能实现两台设备之间的串行、点对点类型的互连。将两台设备连接在一起的一个PCIE互连称为一条链路。一条链路在每个方向上可以有x1、x2、x4、x8、x12、x16或x32个信号对，这些信号称为通道，每个通道由两个以2.5、5、8、16Gbit/s为单位的单向LVDS对组成，具体取决于协商的能力。发送和接收是单独的差分对，每个通道总共有四条数据线，设计者可以根据给定链路要求的母板性能集中来确定实现多少条通道。PCIE发送器的差动峰值到峰值信号电压的范围使800mV～1200mV，其差动峰值电压只有这些值的一半那么大。共面电压可以是0V～3.6V之间的任何电压。因此，本实施例中将PCIE差动驱动器端设置电容与链路另一端的PCIE差动接收器DC隔离，使链路两端的PCIE差动驱动器与PCIE差动接收器可以支持不同的DC共面电压。为了防止反射的发生，PCIE差动接收器的差动阻抗必须与板的阻抗匹配。
PCIE包括底层的物理层、中间层的数据链路层、顶层的事务层。物理层包括逻辑物理层、电气物理层，逻辑物理层用于实现对数据包的合成分解，PCI Express2.0使用8b/10b编码与10bit/9bit解码方案来确保连续相同数字(0或1)的字符串的长度有限，该编码用于防止接收机丢失位边缘的位置，每个8bit有效载荷数据位被替换为发送数据的10bit，导致电带宽中的20％开销。电气物理层用于每路串行数据差分驱动的传输、接收与差动阻抗匹配。
数据链路层用于检测链路数据完整性，对由事务层生成的事务层数据包(TLP)进行排序，通过确认协议(ACK和NAK信令)确保在两个端点之间可靠地传递TLP，这些确认协议明确要求重播未确认/不良TLP，初始化和管理流量控制信用。在发送端，数据链路层为每个输出TLP生成递增序列号，它作为每个传输的TLP的唯一标识标签，并被***到出站TLP的头部。在接收端，接收的TLP的LCRC和序列号都在链路层中被验证，如果LCRC检查失败或序列号超出范围，则坏TLP以及在坏TLP之后接收的任何TLP，被认为是无效和被丢弃。接收方向无效TLP的序列号发送一个否定的确认消息(NAK)，请求重新发送该序列号的所有TLP。如果接收的TLP通过LCRC检查并具有正确的序列号，则被视为有效。链路接收器增加序列号，并将有效的TLP转发到接收者的事务层。ACK消息被发送到远程发射机，指示TLP被成功地接收。如果发射机接收到NAK消息，或者在超时时间段到期之前没有接收到确认(NAK或ACK)，则发射机必须重发所有缺少肯定确认(ACK)的TLP。
事务层用于接收、缓冲、分发TLP事务包，遵循PCIE的事务排序规则，并通过基于信用的流量控制管理TLP事务包缓冲空间。参考图6所示，本实施例中PCIE的事务层可以采用DMA直接内存访问方式，自顶而下分层设计，包括：PCIE核接口模块、发送引擎模块、接收引擎模块、DMA控制模块、缓存模块、用户逻辑模块、用户接口模块。其中：PCIE核接口模块用于对接PCIE核接口信号并对PCIE核进行初始化配置；发送引擎模块与PCIE核接口模块连接，用于根据PCIE协议将待发送的数据与寄存器信息封装为TLP事务包并传输至PCIE核接口模块；接收引擎模块与PCIE核接口模块连接，用于将PCIE核接口模块接收的TLP事务包解封装，并根据TLPs头标的信息将数据分流，传输至缓存模块进行输入数据存储；DMA控制模块与缓存模块连接，用于读取内存读请求的DMA控制信息、存储内存写请求的DMA控制信息、以及存储中断信息；用户逻辑模块与DMA控制模块、缓存模块连接，用于配置和读取所述DMA控制模块DMA控制信息的输入输出；用户接口模块与用户逻辑模块连接，用于为用户提供数据接口通道和控制信号。
因此，综上可知，本发明提供了基于数据采集***的ARM主控板，不仅限于应用于多通道动态特征测试仪中，该主控板采用硬件层、***层、应用层三层设计方式，硬件层采用ARM最小***与外设接口；***层设置有嵌入式Linux***与PCIE数据采集卡驱动程序；在上位机命令下，ARM最小***通过PCIE总线访问高速缓存模块的数据，将高速缓存模块的数据传输至Linux***内核，在嵌入式控制器的控制下，通过PCIE数据采集卡驱动程序的文件操作接口将数据由Linux***内核输出到用户以便使用。该ARM主控板设计结构简单，性能高，提高了数据采集和处理的速度与精度，降低***的功耗。
同时，ARM处理器集成有多路LDO低压差线性稳压器，根据CPU资源消耗动态调整供电电压，为ARM处理器各芯片所需的动态调整电压，降低处理器功耗，使电源在满足芯片电流消耗能力的情况下，保证较小的纹波，简化电源设计。ARM主控板采用两片DDR2与ARM处理器呈T型拓扑结构连接，DDR的布线长度应尽可能小于4.5cm，避免过冲/下冲问题，保证信号完整性。ARM主控板还设计有PCIE接口，将PCIE差动驱动器端设置电容与链路另一端的PCIE差动接收器DC隔离，使链路两端的PCIE差动驱动器与PCIE差动接收器可以支持不同的DC共面电压。
虽然，上文中已经用一般性说明及具体实施例对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (9)

1.一种基于数据采集***的ARM主控板，包括硬件层、***层、应用层；其特征在于，所述硬件层包括ARM最小***、以及外设接口；所述***层包括嵌入式Linux***与PCIE数据采集卡驱动程序；所述ARM最小***设有PCIE接口与DDR控制器，通过PCIE总线访问高速缓存模块的数据，在所述DDR控制器的控制下，将高速缓存模块的数据传输至Linux***内核，通过所述PCIE数据采集卡驱动程序的文件操作接口将数据由Linux***内核输出。
2.根据权利要求1所述的基于数据采集***的ARM主控板，其特征在于，所述外设接口包括以太网模块、播放单元内部接口模块、预留模块、调试用接口模块。
3.根据权利要求2所述的基于数据采集***的ARM主控板，其特征在于，所述ARM最小***采用i.MX6四核ARM处理器，还集成有MII接口、USB-OTG接口、uSDHC2存储接口、UART0接口、HDMI接口、USB host、GPIO(PWM)接口、I2C接口、LVDS接口、I2S音频接口、ECSPI接口、uSDHC1存储接口。
4.根据权利要求3所述的基于数据采集***的ARM主控板，其特征在于：
所述播放单元内部接口模块包括高压背光屏幕指示灯，光感、温感、按键ADC，LCD屏幕，音频编码器；所述高压背光屏幕指示灯接所述GPIO(PWM)接口，输出GPIO(PWM)三电平脉冲控制高压背光屏幕指示灯亮灭；所述光感、温感、按键ADC接所述I2C接口，采集光感、温感、按键ADC的信息；所述LCD屏幕连接所述LVDS接口，所述音频编码器连接所述I2S音频接口；
所述预留模块包括预留HDMI接口、预留USB接口，所述预留HDMI接口连接所述HDMI接口，所述预留USB接口连接所述USB host接口；
所述调试用接口模块包括UART转USB接口、TFcard接口、Micro USB接口；所述UART转USB接口接所述UART0接口，用于UART转USB调试；所述TFcard接口接所述uSDHC2存储接口，所述Micro USB接口接所述USB-OTG接口；
所述以太网模块与所述MII接口连接。
5.根据权利要求1-4任一项所述的基于数据采集***的ARM主控板，其特征在于，进一步包括电源模块，所述电源模块包括DC/DC电源模块与LDO低压差线性稳压器，所述DC/DC电源模块将直流电压转换为5V直流电压，为ARM处理器供电；所述ARM处理器集成有多路LDO低压差线性稳压器，将5V直流电压降压，转换为ARM处理器各芯片所需工作电压。
6.根据权利要求1-4任一项所述的基于数据采集***的ARM主控板，其特征在于，采用两片DDR2与所述ARM处理器的DDR控制器呈T型拓扑结构连接。
7.根据权利要求6所述的基于数据采集***的ARM主控板，其特征在于，DDR布线长度小于4.5cm，表层微带线固定长度为4mm，内层带状线长度可变。
8.根据权利要求1-4任一项所述的基于数据采集***的ARM主控板，其特征在于，将PCIE差动驱动器端设置电容与链路另一端的PCIE差动接收器DC隔离。
9.根据权利要求8所述的基于数据采集***的ARM主控板，其特征在于，PCIE的事务层采用DMA直接内存访问方式，自顶而下分层设计，包括：PCIE核接口模块、发送引擎模块、接收引擎模块、DMA控制模块、缓存模块、用户逻辑模块、用户接口模块；
所述PCIE核接口模块用于对接PCIE核接口信号并对PCIE核进行初始化配置；
所述发送引擎模块与所述PCIE核接口模块连接，用于根据PCIE协议将待发送的数据与寄存器信息封装为TLP事务包并传输至PCIE核接口模块；
所述接收引擎模块与所述PCIE核接口模块连接，用于将所述PCIE核接口模块接收的TLP事务包解封装，并根据TLPs头标的信息将数据分流，传输至所述缓存模块进行输入数据存储；
所述DMA控制模块与所述缓存模块连接，用于读取内存读请求的DMA控制信息、存储内存写请求的DMA控制信息、以及存储中断信息；
所述用户逻辑模块与所述DMA控制模块、缓存模块连接，用于配置和读取所述DMA控制模块DMA控制信息的输入输出；
所述用户接口模块与所述用户逻辑模块连接，用于为用户提供数据接口通道和控制信号。
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