CN111679933B - 一种外扩Flash程序存储区扩展EDAC校验电路及读写方法 - Google Patents

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Abstract

本发明公开了一种外扩Flash程序存储区扩展EDAC校验电路及读写方法，处理器接口与外扩FLASH中间增加总线驱动器、与门、或门以及非门用于实现对外扩FLASH2的读写操作；数据线D[0:7]和校验位PD[0:7]通过总线驱动器与FLASH的数据线连接，为防止数据线冲突，通过GPIO5、GPIO6以及与门、或门和非门组合逻辑来控制总线驱动器的OE使能端来选通；可应用于空间计算机小型化SIP模块内部FLASH外扩EDAC功能，该功能可有效提高FLASH作为程序存储区空间抗单粒子翻转能力，在满足整机功能性能的前提下，大幅度提高FLASH作为程序存储区在空间环境的抗单粒子翻转能力，并提高整机的可靠性，而且满足空间计算机设计标准化、小型化、国产化的需求。

Description

一种外扩Flash程序存储区扩展EDAC校验电路及读写方法
技术领域
本发明属于空间嵌入式计算机应用领域，具体涉及一种外扩Flash程序存储区扩展EDAC校验电路及读写方法。
背景技术
小型化是空间嵌入式计算机的发展趋势，目前计算机中处理器***及功能模块均采用分立器件搭建，体积大、重量重。SIP技术的发展及应用为空间嵌入式计算机小型化设计提供了技术支撑。当前已在空间计算机上应用及成功飞行的SIP模块LSCCU01RH，使得计算机体积、重量、功耗等大幅减小，并且模块工作稳定，表现良好，技术成熟。
SIP模块LSCCU01RH内部集成了CPU、SRAM、FLASH以及接口电路等资源，即将CPU板功能集成在一个SIP模块中，空间计算机设计实现中以CPU为核心，SRAM作为数据存储器，FLASH作为程序存储器，这样SIP模块就可以形成处理器最小***，作为空间计算机的核心功能。为提高空间环境适应性，SIP内部CPU、SRAM实现32bits数据线和8bits校验位的EDAC(Error Detection And Correction)功能，实现“纠一检二”，可提高空间抗单粒子翻转能力，但作为程序存储器的FLASH由于操作的复杂性以及SIP内部空间限制，只有32bits数据线，无校验位，无法实现EDAC功能，其作为程序存储器在空间应用环境中存在单粒子翻转风险。
发明内容
为解决上述问题，本发明提供一种外扩Flash程序存储区扩展EDAC校验电路及读写方法，实现在SIP外部扩展一片FLASH及***电路，作为8bits校验位存储器，与内部FLASH组合形成32bits数据线和8bits校验位的EDAC功能，能有效提高空间计算机程序存储区抗单粒子翻转能力，从而大幅提高空间计算机的空间环境适应性和应用可靠性。
为了解决了现有技术中存在的问题，本发明提供一种外扩Flash程序存储区扩展EDAC校验电路，实现在SIP外部扩展一片FLASH及***电路，作为8bits校验位存储器，与内部FLASH组合形成32bits数据线和8bits校验位的EDAC功能，能有效提高空间计算机程序存储区抗单粒子翻转能力，从而大幅提高空间计算机的空间环境适应性和应用可靠性。
为了实现上述目的，本发明采用的技术方案是，一种外扩Flash程序存储区扩展EDAC校验电路，包括处理器和外扩FLASH2，外扩FLASH2用于存放EDAC码；外扩FLASH2的数据线通过总线驱动器连接数据线D[0:7]和校验位PD[0:7]，ROMCS0和第一或门的输出端接第一与门的输入端，第一与门的输出端分别接处理器的FLASHCS和外扩FLASH2的CE；
RAMCS1和GPIO6接第一或门的输入端，第一或门的输出端分别接第一与门的输入端、第二或门的输入端和第二与门的输入端；GPIO5和第一或门的输出端接第二或门的输入端，第二或门的输出端接总线驱动器的1OE；GPIO5接非门的输入端，非门的输出端和第二与门的输出端接第三或门的输入端，第三或门的输出端接总线驱动器的2OE；第一或门的输出端和ROMCS0接第二与门的输入端。
处理器的D[0:7]接总线驱动器的1A[1:8]，总线驱动器的1B[1:8]接外扩FLASH2的D[0:7]；外扩FLASH2的D[0:7]接总线驱动器的2B[1:8]，总线驱动器的2A[1:8]接处理器的PD[0:7]。
处理器的读写信号接口分别连接外扩FLASH2的读写信号接口，同时读信号OE接口连接总线驱动器的PD[0:7]方向控制端2DIR；当写操作时，读信号OE为高，实现2A到2B数据传输；当读操作时，读信号OE为低，实现2B到2A的数据传输。
处理器1工作在RAM区并打开EDAC使能；置GPIO5和GPIO6使能总线驱动器3的1OE为低；2OE为高；按照外扩FLASH2擦除操作进行写序列；
置GPIO5和GPIO6使能总线驱动器的1OE为高，2OE为低；
向外扩FLASH2进行写入操作；处理器切换工作区为ROM区；
处理器开始读操作。
本发明所述EDAC校验电路的读写方法如下：
1)在写EDAC码前操作处理器的SRCTRL配置寄存器配置存储器大小时，将RAM区的容量配置为4MB；
2)处理器通过RAMCS1向外扩FLASH2写入数据时，首先对外扩FLASH2进行擦除，将处理器的GPIO5和GPIO6方向设置为输出，并且均输出0，此时，向RAMCS1区基地址0x40400000写入的FLASH擦除序列，完成对外扩FLASH2的擦除；
3)外扩FLASH2擦除完成后，处理器在向外扩FLASH2写数据时，每写一个32位的字都需要先写写序列，再向相应地址写数据；写入写序列前，将GPIO5输出0；写入数据前，将GPIO5输出1；
4)处理器向地址范围为0x4040 0000～0x407F FFFF的空间写入数据，即完成对带有EDAC功能的程序区及外扩FLASH2的程序写操作；然后将GPIO5和GPIO6输出1；
5)处理器通过对地址范围为0x0000 0000～0x003F FFFF的空间进行读操作，即完成对程序区及外扩FLASH2的正常读操作。
ROMCS0和RAMCS1的地址范围为：
地址空间 片选 地址范围
PROM区 ROMCS0 0x0000 0000～0x003F FFFF 4MB，LSCCU01RH内部Flash
SRAM区 RAMCS1 0x4040 0000～0x407F FFFF 4MB
FLASH擦除序列如下：
Figure BDA0002526993710000031
/>
Figure BDA0002526993710000041
GPIO5输出0；GPIO6输出0。
外扩FLASH2写序列如下：
Figure BDA0002526993710000042
GPIO5输出0；GPIO6输出0。
与现有技术相比，本发明至少具有以下有益效果：本发明实现了可应用于空间计算机小型化SIP模块内部FLASH外扩EDAC功能，该功能可有效提高FLASH作为程序存储区空间抗单粒子翻转能力，而且满足空间计算机设计标准化、小型化、国产化的需求。本发明实现的功能具有通用性、标准化、高可靠性等特点，以此构建的计算机***，在满足整机功能性能的前提下，大幅度提高FLASH作为程序存储区在空间环境的抗单粒子翻转能力，并提高整机的可靠性。可广泛应用于LSCCU01RH作为处理器星船计算机产品领域，本发明能够在小型化的基础上，能够提高产品空间环境适应性，具有良好的经济效益和社会效益。
附图说明
图1为模块内部FLASH扩展EDAC功能原理框图。
图2为空间计算机LSCCU01RH内部FLASH外扩EDAC原理示意图。
具体实施方式
下面结合实施例对本发明进行详细阐述
EDAC即错误检测与改正功能，是LSCCU01RH内部处理器的基本功能，可实现“纠一检二”，通过在模块外部扩展一片用于存放EDAC码的Flash存储器电路，可组成带EDAC校验功能的Flash存储区电路；如附图1所示。本发明实施例提供了一种采用LSCCU01RH模块内部FLASH作为程序存储区并外扩FLASH用于EDAC检验电路，原理设计如图2所示，电路包括LSCCU01RH处理器1，外扩EDAC用外扩FLASH2，总线驱动器3，第一与门4，第一或门5，非门6，第二或门7，第二与门8，第三或门9。
本发明实施中使用的处理器1外部接口有数据线D[0:7]、校验位PD[0:7]、地址信号A[2:21]、读信号OE、写信号WR、RAM区片选信号RAMCS1，ROM区片选信号ROMCS0，内部FLASH片选FLASHCS，通用IO接口GPIO5和GPIO6。
处理器1与外扩FLASH2中间增加总线驱动器3，第一与门4，第一或门5，非门6，第二或门7，第二与门8，第三或门9用于实现对外扩FLASH2的读写操作。
数据线D[0:7]和校验位PD[0:7]通过总线驱动器3与外扩FLASH2的数据线连接，为防止数据线冲突，通过GPIO5、GPIO6以及第一与门4，第一或门5，非门6，第二或门7，第二与门8，第三或门9组合逻辑来控制总线驱动器3的OE使能端来选通。
处理器1连接外扩FLASH2实现EDAC功能需要进行擦除操作、EDAC码写操作以及读操作，CPU不支持程序存储空间ROM区的EDAC写操作，要使用数据存储区RAM片选RAMCS1实现外扩FLASH2的EDAC写，然后切换到ROM片选ROMCS在应用中作为程序存储区EDAC码完成处理器1程序加载过程读操作过程的EDAC校验。
处理器1的读写信号接口分别连接外扩FLASH2的读写信号接口，同时读信号OE连接总线驱动器3的PD[0:7]方向控制端2DIR；当写操作时，读信号OE为高，实现2A到2B数据传输；当读操作时，读信号OE为低，实现2B到2A的数据传输。
处理器1对外扩FLASH2的操作流程为：处理器1工作在RAM区并打开EDAC使能→置GPIO5、GPIO6使能总线驱动器3的1OE为低、2OE为高→按照外扩FLASH2擦除操作进行写序列→置GPIO5、GPIO6使能总线驱动器3的1OE为高、2OE为低将有效程序代码写入外扩FLASH2→处理器1切换工作区为ROM区→处理器1开始读操作。
ROMCS0和第一或门5的输出端接第一与门4的输入端，第一与门4的输出端分别接处理器1的FLASHCS和外扩FLASH2的CE；
RAMCS1和GPIO6接第一或门5的输入端，第一或门5的输出端分别接第一与门4的输入端、第二或门7的输入端和第二与门8的输入端；
GPIO5和第一或门5的输出端接第二或门7的输入端，第二或门7的输出端接总线驱动器3的1OE；
GPIO5接非门6的输入端，非门6的输出端和第二与门8的输出端接第三或门9的输入端，第三或门9的输出端接总线驱动器3的2OE；第一或门5的输出端和ROMCS0接第二与门8的输入端；
处理器1的D[0:7]→总线驱动器3的1B[1:8]→外扩FLASH2的D[0:7]；外扩FLASH2的D[0:7]→总线驱动器3的2B[1:8]→处理器1的PD[0:7]；
处理器的D[0:7]接总线驱动器的1A[1:8]，总线驱动器的1B[1:8]接外扩FLASH2的D[0:7]；外扩FLASH2的D[0:7]接总线驱动器的2B[1:8]，总线驱动器的2A[1:8]接处理器的PD[0:7]。
处理器1对EDAC校验电路的读写操作如下：
1)在写EDAC码前在操作处理器1的SRCTRL配置寄存器配置存储器大小时，需将RAM区的容量配置为4MB。则ROMCS0和RAMCS1的地址范围如下表1所示。
表1片选信号地址分配表
地址空间 片选 地址范围 说明
PROM区 ROMCS0 0x0000 0000～0x003F FFFF 4MB，LSCCU01RH内部Flash
SRAM区 RAMCS1 0x4040 0000～0x407F FFFF 4MB
2)处理器1通过RAMCS1向外扩FLASH2写入数据时，首先需对外扩FLASH2进行擦除。将处理器1的GPIO5和GPIO6方向设置为输出，并且均输出0，此时，向RAMCS1区基地址0x40400000写入如表2所示的FLASH擦除序列，完成对外扩FLASH2的擦除。
表2外扩FLASH2擦除序列
Figure BDA0002526993710000071
3)外扩FLASH2擦除完成后，处理器1在向外扩FLASH2写数据时，每写一个32位的字都需要先写写序列，再向相应地址写数据。写序列如表3所示。
表3外扩FLASH2写序列
Figure BDA0002526993710000072
Figure BDA0002526993710000081
写入写序列前，将GPIO5输出0；写入数据前，将GPIO5输出1。
4)处理器1向地址范围为0x4040 0000～0x407F FFFF的空间写入数据，即完成对带有EDAC功能的外扩FLASH2的程序写操作。最后，将GPIO5和GPIO6输出1，以防RAMCS1对FLASH的误操作。
5)处理器1通过对地址范围为0x0000 0000～0x003F FFFF的空间进行读操作，即完成对程序区及外扩FLASH2的正常读操作。
本发明所举的具体实施例仅是对此发明精神的诠释，本发明技术领域的技术人员可以对描述的具体实施例进行修改或类似的方法替代，并不偏离本发明的精神。

Claims (8)

1.一种外扩Flash程序存储区扩展EDAC校验电路，其特征在于，包括处理器(1)和外扩FLASH2，外扩FLASH2用于存放EDAC码；外扩FLASH2的数据线通过总线驱动器(3)连接数据线D[0:7]和校验位PD[0:7]，ROMCS0和第一或门(5)的输出端接第一与门(4)的输入端，第一与门(4)的输出端分别接处理器(1)的FLASHCS和外扩FLASH2的CE；
RAMCS1和GPIO6接第一或门(5)的输入端，第一或门(5)的输出端分别接第一与门(4)的输入端、第二或门(7)的输入端和第二与门(8)的输入端；GPIO5和第一或门(5)的输出端接第二或门(7)的输入端，第二或门(7)的输出端接总线驱动器(3)的1OE；GPIO5接非门(6)的输入端，非门(6)的输出端和第二与门(8)的输出端接第三或门(9)的输入端，第三或门(9)的输出端接总线驱动器(3)的2OE；第一或门(5)的输出端和ROMCS0接第二与门(8)的输入端。
2.根据权利要求1所述的外扩Flash程序存储区扩展EDAC校验电路，其特征在于，处理器(1)的D[0:7]接总线驱动器(3)的1A[1:8]，总线驱动器(3)的1B[1:8]接外扩FLASH2的D[0:7]；外扩FLASH2的D[0:7]接总线驱动器(3)的2B[1:8]，总线驱动器(3)的2A[1:8]接处理器(1)的PD[0:7]。
3.根据权利要求1所述的外扩Flash程序存储区扩展EDAC校验电路，其特征在于，处理器(1)的读写信号接口分别连接外扩FLASH2的读写信号接口，同时读信号OE接口连接总线驱动器(3)的PD[0:7]方向控制端2DIR；当写操作时，读信号OE为高，实现2A到2B数据传输；当读操作时，读信号OE为低，实现2B到2A的数据传输。
4.根据权利要求1所述的外扩Flash程序存储区扩展EDAC校验电路，其特征在于，处理器1工作在RAM区并打开EDAC使能；置GPIO5和GPIO6使能总线驱动器3的1OE为低；2OE为高；按照外扩FLASH2擦除操作进行写序列；
置GPIO5和GPIO6使能总线驱动器(3)的1OE为高，2OE为低；
向外扩FLASH2进行写入操作；处理器(1)切换工作区为ROM区；
处理器(1)开始读操作。
5.根据权利要求1所述的EDAC校验电路的读写方法，其特征在于，
1)在写EDAC码前操作处理器(1)的SRCTRL配置寄存器配置存储器大小时，将RAM区的容量配置为4MB；
2)处理器(1)通过RAMCS1向外扩FLASH2写入数据时，首先对外扩FLASH2进行擦除，将处理器(1)的GPIO5和GPIO6方向设置为输出，并且均输出0，此时，向RAMCS1区基地址0x40400000写入的FLASH擦除序列，完成对外扩FLASH2的擦除；
3)外扩FLASH2擦除完成后，处理器(1)在向外扩FLASH2写数据时，每写一个32位的字都需要先写写序列，再向相应地址写数据；写入写序列前，将GPIO5输出0；写入数据前，将GPIO5输出1；
4)处理器(1)向地址范围为0x4040 0000～0x407F FFFF的空间写入数据，即完成对带有EDAC功能的程序区及外扩FLASH2的程序写操作；然后将GPIO5和GPIO6输出1；
5)处理器(1)通过对地址范围为0x0000 0000～0x003F FFFF的空间进行读操作，即完成对程序区及外扩FLASH2的正常读操作。
6.根据权利要求5所述的EDAC校验电路的读写方法，其特征在于，ROMCS0和RAMCS1的地址范围为：
地址空间 片选 地址范围 PROM区 ROMCS0 0x0000 0000～0x003F FFFF 4MB，LSCCU01RH内部Flash SRAM区 RAMCS1 0x4040 0000～0x407F FFFF 4MB
。
7.根据权利要求5所述的EDAC校验电路的读写方法，其特征在于，FLASH擦除序列如下：
Figure FDA0002526993700000031
GPIO5输出0；GPIO6输出0。
8.根据权利要求5所述的EDAC校验电路的读写方法，其特征在于，外扩FLASH2写序列如下：
Figure FDA0002526993700000032
GPIO5输出0；GPIO6输出0。
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