CN111669516A - 一种基于fpga实现八路视频数据的横向拼接及imu数据的实时同步方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，通过在sensor每帧曝光时间一半的时间点来读取IMU的数据（支持SCL时钟延展），并且附上整个***的时间戳存入缓存FIFO中供CPU读取，不仅提高了IMU数据采集的精准性，也可以防止CPU内部数据的阻塞，同时也对八幅图像进行了AE，并将AE的数据嵌入每帧的结尾，使得图像整体上看起来亮度一致，FPGA具有灵活的编程性，在不需要修改***电路的基础上，可以通过修改源代码来实现自己的需求，极大地缩短了开发周期，同时也降低了开发成本。

Description

一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实 时同步方法
技术领域
本发明涉及图像处理技术领域，具体为一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法。
背景技术
随着人们越来越注重安全问题，监控开始向小型化、家庭化发展。为了实现全方位多角度监控，需要采用多路摄像及多个显示器来显示实时信息,同时多路存储的容量需求比较大。为了在容量有限的情况下存储更多数据， 需要对多路视频进行相关处理，将多路视频合成一路视频信号再进行压缩存储和显示。
综合考虑视频图像的实时性以及功耗体积等因素，目前大多厂商采取以下方案：由4路并行的视频模数转换芯片TVP5154将4路视频信号转换成数字格式的视频信号，并用FPGA进行合成处理，再送给ARM模块进行进一步压缩、存储等处理。此类视频合成芯片不能完全满足用户需求，视频合成***相对复杂，大部分需要定制，额外定制又需要花费大量时间、更改***电路。
发明内容
本发明的目的在于提供一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种基于FPGA实现实现八路视频数据的横向拼接及IMU数据的实时同步方法，包括以下步骤：
A、将sensor输出的八组视频并口数据横向拼接成一组并口数据；同时截取每个sensor一帧图像中的几个小窗口数据，并取平均值，最后将八个平均值再取平均值并***每帧数据的结尾；
B、通过i2c总线去初始化并读取IMU的数据，将***时钟数值和IMU数据一起打包存入FIFO中供CPU空闲时读取；
C、将拼接完成之后的并口数据转换成MIPI CSI-2输出给CPU。
优选的，所述步骤A中sensor输出的八组视频并口数据，输出的视频数据格式为10bit并口数据，所述实现八路视频数据的横向拼接，采用160M的pixclk作为合成之后的时钟。
优选的，所述步骤B中通过i2c将***时钟写入FPGA内部，在FPGA内部依靠晶振生成一个时间计数器，定时更新写入FPGA内部的***时间值来保持***时钟和FPGA时钟同步，同样利用i2c将sensor每帧曝光的时间写入FPGA内部，计算出曝光时间的中间值，利用移位操作来提高计算结果的精确性。
优选的，所述步骤C， MIPI CSI-2传输方式是4lane，raw10。
与现有技术相比，本发明的有益效果是：
1、降低***格，目前市场上的视频合成***相对复杂，大部分需要定制，而FPGA具有灵活的编程性，不需要更改***电路，根据需求修改源代码即可。
2、支持更丰富的设计规划，可以对接收到的图像数据进行算法处理，包括gamma矫正，AE,AWB,BLC，嵌入或裁剪数据等等。
3、减小板上布局面积，就本次使用案例而言，本次FPGA的封装尺寸为9 x 9 mm。
4、降低运行功耗，就本次使用案例而言，本次FPGA运行功耗大约在25mW，而其他视频合成***运行功耗远大于这个值，功耗过大会导致板子过热，另一方面也会影响用户体验。
5、在sensor每帧曝光时间一半的时间点来读取IMU的数据并存入FPGA的FIFO中，不仅提高了IMU数据采集的精准性，也可以防止CPU内部数据的阻塞，同时支持SCL时钟延展，具有更强的应用性。
6、更高效的实现视频图像处理方案，目前厂商视频合成芯片不能完全满足用户需求，额外定制又需要花费大量时间，而通过FPGA仅需修改部分代码就可实现，不需要更改***电路，大大缩短研发周期。
附图说明
图1为本发明流程图；
图2为本发明帧率为30，pixclk为160M的并口数据方法图；
图3为本发明截取每个sensor一帧图像中的几个小窗口数据，八个平均值示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明提供一种技术方案：一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，包括以下步骤：
A、将sensor输出的八组视频并口数据横向拼接成一组并口数据；同时截取每个sensor一帧图像中的几个小窗口数据，并取平均值，最后将八个平均值再取平均值并***每帧数据的结尾；
B、通过i2c总线去初始化并读取IMU的数据，将***时钟数值和IMU数据一起打包存入FIFO中供CPU空闲时读取；
C、将拼接完成之后的并口数据转换成MIPI CSI-2输出给CPU。
本发明是基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步，图一所示是利用FPGA进行转换的原理，将八路sensor输出的并口数据进行拼接，合并成一幅图像的并口数据，然后将并口数据转换成MIPI CSI-2输出给CPU。
具体实现步骤如下：
（1）将sensor输出的八组并口数据横向拼接成一组并口数据；同时截取每个sensor一帧图像中的几个小窗口数据，并取平均值，最后将八个平均值再取平均值并***每帧数据的结尾；
（2）通过i2c总线去初始化并读取IMU的数据，将***时钟数值和IMU数据一起打包存入FIFO中供CPU空闲时读取；
（3）将拼接完成之后的并口数据转换成MIPI CSI-2输出给CPU。
本例sensor输出的视频数据格式为10bit并口数据，要实现752*480@30的图像进行八路横向拼接，需要进行如下计算，已知sensor输出的pixclk为27M，分辨率为752*480，帧率为30（每秒钟30幅图像），要想实现八幅图像的拼接，在保持lv-blanking（行消隐）不变的情况下，需要八倍的时钟去传输，即216M的时钟，考虑到最后转成MIPI CSI-2的传输速率太快，需要降低速率，此时需要减小行消隐来实现。由于每行的行消隐和行有效的总长度保持不变，因此需要计算出最小的pixclk。要想实现30帧，即每帧图像的传输时间1/30=33.33ms，所以一个fv有效的时间应小于33.33ms，752*480的分辨率有480行，可以得出每行（有效长度加行消隐的总和）的时间应该小于1/60/480=69.44us,由于每个sensor行有效长度为752*（1/27M）=31.33us，所以所需的最小pixclk应大于216M/2=108M,考虑到后面MIPICSI-2的BYTE_CLK,LANE_RATE等的计算，最终我选择了160M的pixclk作为合成之后的时钟（具体解释在步骤3）。
在步骤A中，首先将sensor输出的八组并口数据横向拼接成一组并口数据。如图二所示，将每个sensor的数据按行交替存入两个FIFO中，相当于ping-pong操作，然后通过状态机再依次按每行读出并生成一个有八倍数据量的新行，因为合并之后的pixclk未达到八倍的sensor输出的pixclk，有效行的长度会有所增加，行消隐会减小，由此可以得到一个分辨率为6016*480,，帧率为30，pixclk为160M的并口数据。
其次，同时截取每个sensor一帧图像中的几个小窗口数据（如图三），并取平均值，最后将八个平均值再取平均值并***每帧数据的结尾；
这个是为了保证八个sensor拼接成一幅图像之后亮度保持一致。计算平均值时利用移位操作（计算之前先左移计算之后再右移）来提高计算结果的精确性。
在步骤B中，通过i2c将***时钟写入FPGA内部，在FPGA内部依靠晶振生成一个时间计数器，定时更新写入FPGA内部的***时间值来保持***时钟和FPGA时钟同步。同样利用i2c将sensor每帧曝光的时间写入FPGA内部，计算出曝光时间的中间值，利用移位操作（计算之前先左移计算之后再右移）来提高计算结果的精确性。
读取IMU数值时将FPGA作为master来初始化和读取IMU的数值，八个sensor处于触发模式，FPGA发出的触发信号会触发出一帧图像，在图像触发之前i2c会将对应帧的曝光值写入FPGA，FPGA将通过计算出来的曝光时间中间值来作为触发去读取IMU的数据，这一系列步骤可以通过FPGA内部的有限状态机来实现，考虑到目前有些连接器或者器件带有i2c时钟延展，所以这个支持延展功能，能够去适配任意IMU器件。
读出来的数值会和FPGA内部的***时钟一起打包存入FPGA内部的FIFO中，每组数据会有一个0x55AA头信息来作为区分。FPGA内部会有一个i2c slave模块来将FPGA作为CPU的从机，CPU可以在空闲时段通过i2c将数据读取出去，可以防止CPU进程阻塞。
在步骤C中，选择的MIPI CSI-2传输方式是4lane，raw10。由步骤A可知，合并之后的并口数据分辨率为6016*480,，帧率为30fps，pixclk为160M，数据位宽为10bit。因为byteclock = pixclk * word_width / (8 * lane_width)，考虑到时钟的精准性，尽量选取整数，最终选取了160M的pixclk作为合并之后的采样时钟。
并口数据转换成MIPI CSI-2步骤相对简单，但通过代码实现相对复杂，并口数据转换成MIPI CSI数据，先将pixel数据转换成byte数据，然后嵌入长包和短包来显示每帧和每行的开始和结束，还有传输的数据类型，每行的字节数和虚拟通道。MIPI CSI-2的数据包有两种：长包和短包。无论是长包还是短包，包的开头都是SoT（start of transmission，开始传输），包的结尾都是EoT（end of transmission，结束传输），此外，长包的SoT之后还有包头PH（packet header），EoT之前还有包尾PF（packet footer）。由此便可按照MIPI标准传输协议将parallel并口数据转换成MIPI CSI-2。
综上所述，本发明是基于FPGA实现实现八路视频数据的横向拼接及IMU数据的实时同步，通过在sensor每帧曝光时间一半的时间点来读取IMU的数据（支持SCL时钟延展），并且附上整个***的时间戳存入缓存FIFO中供CPU读取，不仅提高了IMU数据采集的精准性，也可以防止CPU内部数据的阻塞，同时也对八幅图像进行了AE，并将AE的数据嵌入每帧的结尾，使得图像整体上看起来亮度一致。由于FPGA具有灵活的编程性，在不需要修改***电路的基础上，可以通过修改源代码来实现自己的需求，极大地缩短了开发周期，同时也降低了开发成本。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (6)

1.一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，其特征在于：包括以下步骤：
A、 将sensor输出的八组视频并口数据横向拼接成一组并口数据；同时截取每个sensor一帧图像中的几个小窗口数据，并取平均值，最后将八个平均值再取平均值并***每帧数据的结尾；
B、通过i2c总线去初始化并读取IMU的数据，将***时钟数值和IMU数据一起打包存入FIFO中供CPU空闲时读取；
C、 将拼接完成之后的并口数据转换成MIPI CSI-2输出给CPU。
2.根据权利要求1所述的一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，其特征在于：所述sensor输出的视频数据格式为10bit并口数据。
3.根据权利要求1所述的一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，其特征在于：所述实现八路视频数据的横向拼接，采用160M的pixclk作为合成之后的时钟。
4.根据权利要求3所述的一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，其特征在于：所述pixclk为160M的并口数据，是将sensor输出的八组并口数据横向拼接成一组并口数据，即将每个sensor的数据按行交替存入两个FIFO中，然后通过状态机再依次按每行读出并生成一个有八倍数据量的新行，使合并之后的pixclk未达到八倍的sensor输出的pixclk，而有效行的长度会有所增加，行消隐会减小，由此得到一个分辨率为6016*480,，帧率为30，pixclk为160M的并口数据。
5.根据权利要求1所述的一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，其特征在于：所述步骤B，通过i2c将***时钟写入FPGA内部，在FPGA内部依靠晶振生成一个时间计数器，定时更新写入FPGA内部的***时间值来保持***时钟和FPGA时钟同步，同样利用i2c将sensor每帧曝光的时间写入FPGA内部，计算出曝光时间的中间值，利用移位操作（计算之前先左移计算之后再右移）来提高计算结果的精确性。
6.根据权利要求1所述的一种基于FPGA实现八路视频数据的横向拼接及IMU数据的实时同步方法，其特征在于：所述步骤C，CSI-2输出给CPU，传输方式是4lane，raw10。
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