CN111669176B - 基于增益放大器复用的adc采样电路 - Google Patents
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Abstract
本发明公开了一种基于增益放大器复用的ADC采样电路，包括选择开关、增益放大器、多路信号选择器、模数转换器、控制逻辑模块、数字处理电路；增益放大器对应多路差分输入信号，由选择开关选通；多路信号选择器的输入包括增益放大器的输出信号和其他通道信号，多路信号选择器的输出连接模数转换器的输入；数字处理电路接收模数转换器的输出数据；控制逻辑模块控制选择开关的选通，和多路信号选择器的选通。本发明采用复用开关以实现增益放大器的复用，可以使得多路差分输入信号复用一个增益放大器，减少芯片内所需集成的增益放大器数量，以节省面积和成本。
Description
技术领域
本发明涉及一种ADC采样电路，尤其涉及一种基于增益放大器复用的ADC采样电路。
背景技术
在单片机MCU芯片里，会集成一路或几路模数转换器ADC模块，用来对片外输入的模拟信号进行采样并转换为数字信号，以便数字电路处理。在某些应用，如电机控制应用里，ADC需要采集电机相线或母线的电流信号，这些电流信号流经取样电阻后产生的电压信号一般都很微弱，MCU里集成的ADC精度不足以得到精确的电流信号，因此还需要集成增益放大器对信号进行放大，然后再由ADC采样和转化。很多应用里，往往需要4个增益放大器，对应3路相电流、1路母线电流。在一些双电机控制芯片里，需要的增益放大器更多，增加了电路成本。
发明内容
发明目的：针对以上问题，本发明提出一种基于增益放大器复用的ADC采样电路。减少芯片内所需集成的增益放大器数量，以节省面积和成本。
技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种基于增益放大器复用的ADC采样电路，包括选择开关、增益放大器、多路信号选择器、模数转换器、控制逻辑模块、数字处理电路；增益放大器对应多路差分输入信号，由选择开关选通；多路信号选择器的输入包括增益放大器的输出信号和其他通道信号，多路信号选择器的输出连接模数转换器的输入；数字处理电路接收模数转换器的输出数据；控制逻辑模块控制选择开关的选通，和多路信号选择器的选通。
进一步地，数字处理电路将采样顺序信息写入控制逻辑模块中。
进一步地，选择开关选通任意一路差分PGA输入信号时，多路信号选择器的选通通路都是PGA所对应的CH0通路。
进一步地，数字处理电路设置增益放大器的放大倍数，通过控制逻辑模块控制。
进一步地，模数转换器的信号处理包括采样阶段和转换阶段。
进一步地，SAR结构的模数转换器，采样和转换的流程在时间上是先后的。
进一步地，Pipeline结构的模数转换器，采样和转换的流程在时间上是并行的。
有益效果：本发明采用复用开关以实现增益放大器的复用，可以使得多路差分输入信号复用一个增益放大器，减少芯片内所需集成的增益放大器数量，以节省面积和成本。同时，加入多路信号选择器，同时对其他通道输入信号进行采样，节省采样数字转换的时间。
附图说明
图1是本发明所述的基于增益放大器复用的ADC采样电路示意图；
图2是本发明所述的采样次序流程图。
实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
如图1所示，本发明所述的基于增益放大器复用的ADC采样电路，包括选择开关1、增益放大器（PGA）2、多路信号选择器3、模数转换器4、控制逻辑模块5、数字处理电路6；增益放大器2对应多路差分输入信号，由选择开关1选通；多路信号选择器3的输入包括增益放大器的输出信号和其他通道信号，多路信号选择器的输出连接模数转换器4的输入；数字处理电路6接收模数转换器4的输出数据；控制逻辑模块5控制选择开关1的选通，和多路信号选择器3的选通。数字处理电路6将采样顺序信息写入控制逻辑模块5中。
增益放大器（PGA）2内部包含运算放大器和闭环反馈放大电路，以实现对输入信号的放大作用。数字处理电路6设置增益放大器2的放大倍数，通过控制逻辑模块5控制。
增益放大器对应两组差分输入信号，分别为PGA0_P/PGA0_N，PGA1_P/PGA1_N，以便能够对两路输入信号进行放大。两组差分输入信号上有4个开关S0~S3，分为两组。S0/S1由信号CTL0控制，当CTL0=’1’时，开关导通，选择PGA0_P/PGA0_N信号连至放大器输入端。S2/S3由信号CTL1控制，当CTL1=’1’时，开关导通，选择PGA1_P/PGA1_N信号连至放大器输入端。CTL0和CTL1不可同时导通。同理，也可以设计一个增益放大器对应3路以上的输入信号。
增益放大器2的输出需要给模数转换器4进行采样和转换，同时模数转换器4不仅需要对增益放大器输出进行采样，也需要对其他通道输入的信号进行采样，因此在模数转换器4前端需要一个多路信号选择器（MUX）。
多路信号选择器3有m个输入信号，如图1所示，通道CH0连到了增益放大器的输出，CH1~CHm连至其他的信号通道，多路信号选择器的输出连至模数转换器4的输入。多路信号选择器的信号选择由控制逻辑模块进行控制。
模数转换器4（ADC）对一路信号的处理分为两个阶段，阶段一为采样阶段、阶段二为转换阶段。只是对于SAR结构的ADC来说，采样和转换的流程在时间上是有先后关系的。对于Pipeline结构的ADC来说，采样和转换的流程在时间上是并行和重叠的，因此在时序图上会是一个接一个的采样。
模数转换器可在一次采样转换流程中按顺序对多路信号进行采样和转换，采样的顺序可由数字处理电路6进行配置，写入控制逻辑模块中。
控制逻辑模块5（Control logic）负责产生控制信号，来协调和统一ADC、MUX、PGA和复用开关等各个模块的工作，以达到良好的工作性能。
某一次的采样次序信息由数字处理电路6上运行的软件写入逻辑控制模块5，例如当次启动的采样通道个数为N，以及这N个信号通道的顺序和对应关系。以图2中的例子来说，当次采样通道个数为N，其中第一个采样的信号通道为PGA0，第二个信号通道为CHx（其中，x可以为1~m中的任何一个数字）。第M个采样信号通道为PGA1（M可以是3~N中的任何一个数字），第M+1个信号通道为CHy（其中，y可以为1~m中的任何一个数字），最后一个信号通道为CHz（其中，z可以为1~m中的任何一个数字）。
在预设的采样通道为PGA0和PGA1的时候，控制逻辑模块输出给MUX模块的通道选择信号都为CH0。预设的采样通道为其他的CHx的时候，则控制逻辑模块输出给MUX模块的通道选择信号维持为CHx不变。
当下一个要采样的信号通道为PGA0的时候，控制逻辑模块会将控制S0/S1开关的CTL0信号置’1’，以选中PGA0_IP/PGA0_IN信号连至PGA的输入端。当下一个要采样的信号通道为PGA1（或后面要采样的信号通道里PGA1先于PGA0出现时）的时候，控制逻辑模块会将控制S2/S3开关的CTL1信号置’1’，以选中PGA1_IP/PGA1_IN信号连至PGA的输入端。
ADC的工作时序则为规律的“采样-转换”流程，数字处理电路（Digital）接收ADC转换完成的数据，以及给控制逻辑模块预设采样信号通道的顺序，设置PGA的放大倍数等。
Claims (3)
1.一种基于增益放大器复用的ADC采样电路，其特征在于，包括选择开关（1）、增益放大器（2）、多路信号选择器（3）、模数转换器（4）、控制逻辑模块（5）、数字处理电路（6）；
增益放大器（2）对应多路差分输入信号，由选择开关（1）选通；多路信号选择器（3）的输入包括增益放大器的输出信号和其他通道信号，多路信号选择器的输出连接模数转换器（4）的输入；数字处理电路（6）接收模数转换器（4）的输出数据；控制逻辑模块（5）控制选择开关（1）的选通，和多路信号选择器（3）的选通，选择开关（1）选通任意一路差分PGA输入信号时，多路信号选择器（3）的选通通路都是PGA所对应的CH0通路；数字处理电路（6）设置增益放大器（2）的放大倍数，通过控制逻辑模块（5）控制；模数转换器（4）的信号处理包括采样阶段和转换阶段；数字处理电路（6）将采样顺序信息写入控制逻辑模块（5）中，
当次启动的采样通道个数为N，其中第一个采样的信号通道为PGA0，第二个信号通道为CHx，x为1~m中的任何一个数；第M个采样信号通道为PGA1，M为3~N中的任何一个数，第M+1个信号通道为CHy，y为1~m中的任何一个数，最后一个信号通道为CHz，z为1~m中的任何一个数；
在预设的采样通道为PGA0和PGA1时，控制逻辑模块（5）输出给多路信号选择器（3）的通道选择信号都为CH0；预设的采样通道为其他的CHx时，则控制逻辑模块（5）输出给多路信号选择器（3）的通道选择信号维持为CHx不变；
当下一个要采样的信号通道为PGA0时，控制逻辑模块（5）会将控制选择开关（1）的S0/S1开关的CTL0信号置’1’，以选中PGA0_IP/PGA0_IN信号连至增益放大器（2）的输入端；当下一个要采样的信号通道为PGA1，或后面要采样的信号通道里PGA1先于PGA0出现时，控制逻辑模块（5）会将控制选择开关（1）的S2/S3开关的CTL1信号置’1’，以选中PGA1_IP/PGA1_IN信号连至增益放大器（2）的输入端。
2.根据权利要求1所述的基于增益放大器复用的ADC采样电路，其特征在于，SAR结构的模数转换器（4），采样和转换的流程在时间上是先后的。
3.根据权利要求1所述的基于增益放大器复用的ADC采样电路，其特征在于，Pipeline结构的模数转换器（4），采样和转换的流程在时间上是并行的。
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