CN111654272A - 驱动控制电路 - Google Patents
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Abstract
本发明提供了一种驱动控制电路，所述驱动控制电路包括两个驱动芯片、一死区生成电路、一脉冲产生电路、两个延时电路及两个图腾柱电路，两个驱动芯片的复位引脚均与脉冲产生电路的输出端连接，两个驱动芯片的脉宽调制输入引脚均与死区生成电路的输出端连接，两个驱动芯片的输出管脚分别与一图腾柱电路的输入端连接；两个图腾柱电路的输出端分别与上管和下管连接；延时电路的输出端与死区生成电路的输入端连接。本发明的驱动控制电路结构简单，成本低廉，不依赖于CPLD就可实现功率器件(IGBT或MOSFET)的独立关断功能，减少了因为CPLD自身故障而导致的电机控制器进入安全工作模式的概率和时间，且此时驱动电源的提供不依赖于CPLD，增强子电气功能之间的独立性。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种驱动控制电路。
背景技术
高可靠性车用电机控制器由于有功能安全的需求，通常零部件厂商通过增加一些硬软件方案的成本来实现功能安全的要求。已有产品中为了实现功率器件(如IGBT)的独立关断路径和死区时间的确认，需要增加可编程逻辑门电路(CPLD)来实现IGBT的安全关断，从而实现功率器件在发生驱动器的短路故障或者欠压故障时能够安全关断。
已有的实现IGBT的独立关断的现有技术主要存在以下不足：
(1)由于CPLD的使用，增加了控制***的复杂性和电控单元的物料成本。
(2)CPLD因自身内部故障，内部时钟和外部时钟不一致时。为确保电机控制器的功能安全，即使在IGBT没有出现短路或者驱动器欠压的条件下，电机控制器被迫切换到安全状态。从电机控制器的无故障安全运行时间上看，电机控制器的性能和用户体验受到削弱。
(3)驱动电路的电源方案依赖于CPLD的时钟信号，因此驱动电路和CPLD之间存在可靠性的依存关系。
针对实现IGBT的独立关断的现有技术存在的不足，本领域技术人员一直在寻找解决的方法。
发明内容
本发明的目的在于提供一种驱动控制电路，以解决实现IGBT的独立关断的现有技术存在的不足。
为解决上述技术问题，本发明提供一种驱动控制电路，适用于驱动控制桥臂中上管和下管的独立关断，所述驱动控制电路包括：两个驱动芯片、一死区生成电路、一脉冲产生电路、两个延时电路及两个图腾柱电路，所述两个驱动芯片的复位引脚均与脉冲产生电路的输出端连接，所述两个驱动芯片的脉宽调制输入引脚均与所述死区生成电路的输出端连接，所述两个驱动芯片的输出管脚分别与一图腾柱电路的输入端连接；所述两个图腾柱电路的输出端分别与所述上管和所述下管连接；所述延时电路的输出端与所述死区生成电路的输入端连接。
可选的，在所述的驱动控制电路中，所述上管和所述下管均为场效应晶体管或绝缘栅双极型晶体管。
可选的，在所述的驱动控制电路中，所述死区生成电路包括：第一电阻、第二电阻、第三电阻、第一电容、第二电容、第一比较器及第二比较器，其中，所述第三电阻与所述第二电容并联后与第二比较器的正输入端连接；所述第二电容的一端与所述第二电阻连接，另一端接地；所述第一比较器的正输入端与所述第二比较器的负输入端连接，所述第一电阻与所述第一电容的一端连接后与所述第一比较器的负输入端连接，所述第一电容的另一端接地；所述第一比较器的输出端与间接与上管连接的驱动芯片的脉宽调制输入引脚连接；所述第二比较器的输出端与间接与下管连接的驱动芯片的脉宽调制输入引脚连接。
可选的，在所述的驱动控制电路中，所述脉冲产生电路包括：第三电容、第一二极管、第四电阻、第五电阻、第六电阻及第三比较器，其中，所述第四电阻的一端分别与所述第三电容的一端和所述第一二极管的阳极连接，另一端接地；所述第一二极管的阴极与所述第六电阻串联后与所述第三比较器的正输入端连接；所述第五电阻的一端与所述第一二极管的阴极连接，另一端接地；所述第三比较器的输出端作为所述脉冲产生电路的输出端。
可选的，在所述的驱动控制电路中，所述死区生成电路的死区时间为2μs，所述脉冲产生电路产生的脉冲持续时间为1ms，所述延时电路的延时时间为1ms。
可选的，在所述的驱动控制电路中，每个图腾柱电路均包括N型三极管和P型三极管，所述N型三极管的发射极与所述P型三极管的发射极连接，且通过一电阻与上管或下管的栅极连接，所述N型三极管的基极与所述P型三极管的基极连接，且作为图腾柱电路的输入端与驱动芯片的输出管脚连接；所述N型三极管的集电极与上管或下管的功率电源连接，所述P型三极管的集电极接地。
可选的，在所述的驱动控制电路中，还包括第一或门、第二或门、NMOS管及与所述NMOS管并联反向的第二二极管，两个延时电路包括第一延时电路和第二延时电路，所述第一延时电路接收下管的触发信号，所述第一延时电路的输出端通过所述第一或门与所述死区生成电路的输入端连接；所述第二延时电路接收上管的触发信号，所述第二延时电路的输出端与所述第二或门的输入端连接，所述第二或门的输出端与所述NMOS管的栅极连接，所述NMOS管的源极接地，所述NMOS管的漏极与所述第一或门的输出端连接；其中，所述下管的触发信号在与间接与下管连接的驱动芯片输出短路故障信号和/或电源欠压故障信号时产生；所述上管的触发信号在与间接与上管连接的驱动芯片输出短路故障信号和/或电源欠压故障信号时产生。
可选的，在所述的驱动控制电路中，还包括第三或门，所述第三或门的输入端接收上管的触发信号和下管的触发信号，所述第三或门的输出端与所述脉冲产生电路的输入端连接。
可选的，在所述的驱动控制电路中，所述第一或门的输入端还接收U相半桥上管信号；所述第二或门的输入端还接收电源供电异常或程序紊乱信号和直流母线电压过高的故障信号。
可选的，在所述的驱动控制电路中，每个驱动芯片还包括短路故障信号输出引脚和电源欠压故障信号输出引脚。
在本发明所提供的驱动控制电路中，所述驱动控制电路包括两个驱动芯片、一死区生成电路、一脉冲产生电路、两个延时电路及两个图腾柱电路，所述两个驱动芯片的复位引脚均与脉冲产生电路的输出端连接，所述两个驱动芯片的脉宽调制输入引脚均与所述死区生成电路的输出端连接，所述两个驱动芯片的输出管脚分别与一图腾柱电路的输入端连接；所述两个图腾柱电路的输出端分别与所述上管和所述下管连接；所述延时电路的输出端与所述死区生成电路的输入端连接。本发明的驱动控制电路结构简单，成本低廉，不依赖于CPLD就可实现功率器件(IGBT或MOSFET)的独立关断功能，减少了因为CPLD自身故障而导致的电机控制器进入安全工作模式的概率和时间，且此时驱动电源的提供不依赖于CPLD，增强子电气功能之间的独立性。
附图说明
图1是本发明一实施例中驱动控制电路的电路图；
图2是本发明一实施例中死区生成电路的电路图；
图3是本发明一实施例中脉冲产生电路的电路图；
图4是本发明一实施例中针对逆变器中所有上管和下管的触发信号产生过程示意图；
图5是本发明一实施例中死区生成电路的仿真结果；
图6是本发明一实施例中脉冲产生电路产生的脉冲持续时间为1ms时的仿真结果。
具体实施方式
以下结合附图和具体实施例对本发明提出的驱动控制电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
遍及说明书和权利要求书使用了表示特定***组件的某些术语。如本领域的技术人员将理解的，不同公司可能用不同的名称来表示一组件。本文不期望在名称不同但功能相同的组件之间进行区分。在说明书和权利要求书中，术语“包括”和“包含”按开放式的方式使用，且因此应被解释为“包括，但不限于…”。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
另外，以下说明内容的各个实施例分别具有一或多个技术特征，然此并不意味着使用本发明者必需同时实施任一实施例中的所有技术特征，或仅能分开实施不同实施例中的一部或全部技术特征。换句话说，在实施为可能的前提下，本领域技术人员可依据本发明的公开内容，并视设计规范或实作需求，选择性地实施任一实施例中部分或全部的技术特征，或者选择性地实施多个实施例中部分或全部的技术特征的组合，借此增加本发明实施时的弹性。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。
请参考图1，其为本发明的驱动控制电路的电路图。本发明设计的所述驱动控制电路适用于驱动控制桥臂中上管Q1和下管Q2的独立关断。如图1所示，所述驱动控制电路包括：两个驱动芯片、一死区生成电路、一脉冲产生电路、两个延时电路及两个图腾柱电路，所述两个驱动芯片的复位引脚RST均与脉冲产生电路的输出端连接，所述两个驱动芯片的脉宽调制输入引脚Pwm_in均与所述死区生成电路的输出端连接，所述两个驱动芯片的输出管脚分别与一图腾柱电路的输入端连接；所述两个图腾柱电路的输出端分别与所述上管Q1和所述下管Q2连接；所述延时电路的输出端与所述死区生成电路的输入端连接。其中，所述上管Q1和所述下管Q2均为功率器件，具体为场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)，所述驱动芯片采用具有隔离功能的驱动芯片，用于驱动功率器件，每个驱动芯片对应一个功率器件，在两个驱动芯片分别对应驱动上管Q1和下管Q2时，基于本发明的驱动控制电路的电路设计，可以实现上管Q1和下管Q2的独立关断。所述图腾柱电路用于增大电流能力。驱动芯片的复位引脚RST输入有复位信号时，封锁驱动芯片的Pwm信号的输出。
这里，所述死区生成电路的死区时间、所述脉冲产生电路产生的脉冲持续时间及所述延时电路的延时时间可以根据实际情况进行选择设定。本实施例所述死区生成电路的死区时间优选为2μs，所述脉冲产生电路产生的脉冲持续时间优选为1ms，所述延时电路的延时时间优选为1ms。
请参考图1及图2，图2为本实施例中死区生成电路的电路图。如图2所示，所述死区生成电路包括：第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一比较器CP1及第二比较器CP2，其中，所述第三电阻R3与所述第二电容C2并联后与第二比较器CP2的正输入端连接；所述第二电容C2的一端与所述第二电阻R2连接，另一端接地；所述第一比较器CP1的正输入端与所述第二比较器CP2的负输入端连接，所述第一电阻R1与所述第一电容C1的一端连接后与所述第一比较器CP1的负输入端连接，所述第一电容C1的另一端接地；所述第一比较器CP1的输出端与间接与上管Q1连接的驱动芯片的脉宽调制输入引脚Pwm_in连接；所述第二比较器CP2的输出端与间接与下管Q2连接的驱动芯片的脉宽调制输入引脚Pwm_in连接。
请参考图3，其为本实施例中脉冲产生电路的电路图。如图3所示，所述脉冲产生电路包括：第三电容C3、第一二极管(D1、第四电阻R4、第五电阻R5、第六电阻R6及第三比较器CP3，其中，所述第四电阻R4的一端分别与所述第三电容C3的一端和所述第一二极管(D1的阳极连接，另一端接地；所述第一二极管D1的阴极与所述第六电阻R6串联后与所述第三比较器CP3的正输入端连接；所述第五电阻R5的一端与所述第一二极管D1的阴极连接，另一端接地；所述第三比较器CP3的输出端作为所述脉冲产生电路的输出端。
请继续参考图1，每个图腾柱电路均包括N型三极管和P型三极管，所述N型三极管的发射极与所述P型三极管的发射极连接，且通过一电阻与上管Q1或下管Q2的栅极连接，所述N型三极管的基极与所述P型三极管的基极连接，且作为图腾柱电路的输入端与驱动芯片的输出管脚连接；所述N型三极管的集电极与上管Q1或下管Q2的功率电源(PVDD_HU或PVDD_LU)连接，所述P型三极管的集电极接地。
进一步地，所述驱动控制电路还包括第一或门OR1、第二或门OR2、第三或门OR3、NMOS管及与所述NMOS管并联反向的第二二极管D2，两个延时电路包括第一延时电路和第二延时电路，所述第一延时电路接收下管Q2的触发信号，所述第一延时电路的输出端通过所述第一或门与所述死区生成电路的输入端连接；所述第二延时电路接收上管Q1的触发信号，所述第二延时电路的输出端与所述第二或门的输入端连接，所述第二或门的输出端与所述NMOS管的栅极连接，所述NMOS管的源极接地，所述NMOS管的漏极与所述第一或门的输出端连接；所述第三或门OR3的输入端接收上管Q1的触发信号和下管Q2的触发信号，所述第三或门OR3的输出端与所述脉冲产生电路的输入端连接。其中，所述下管Q2的触发信号在与间接与下管Q2连接的驱动芯片输出短路故障信号和/或电源欠压故障信号时产生；所述上管Q1的触发信号在与间接与上管Q1连接的驱动芯片输出短路故障信号和/或电源欠压故障信号时产生。
请参考图1及图4理解触发信号的生成过程。图4为针对逆变器中所有上管和下管的触发信号产生过程示意图。如图1所示，每个驱动芯片还包括短路故障信号输出引脚SC_Fault_UH和电源欠压故障信号输出引脚UV_Fault_UH，由短路故障信号输出引脚SC_Fault_UH输出的信号为短路故障信号，由电源欠压故障信号输出引脚UV_Fault_UH输出的信号为电源欠压故障信号。
下面以逆变器包括6个IGBT为例进行详细阐述触发信号产生的过程。图1中的驱动控制电路的电路图是设置于逆变器中U相的桥臂中的上管Q1和下管Q2的情况，实际对于逆变器中V相、W相的桥臂中的上管Q1和下管Q2也要分别设置一驱动控制电路(即与U相同理)，由于逆变器各相驱动控制电路电路布局相同，此处不作过多赘述。如图4所示，逆变器的U相、V相、W相中上管的驱动芯片输出的短路故障信号分别为SC_Fault_UH、SC_Fault_VH和SC_Fault_WH，任一相(U相、V相或W相)中上管的驱动芯片输出短路故障信号，则经过或门OR即产生上管的触发信号NFLTAH。所述逆变器的U相、W相、V相中上管的驱动芯片输出的电源欠压故障信号分别为UV_Fault_UH、UV_Fault_VH和UV_Fault_WH，任一相(U相、V相或W相)中上管的驱动芯片输出电源欠压故障信号，则经过或门OR即产生上管的触发信号NFLTBH。
逆变器的U相、V相、W相中下管的驱动芯片输出的短路故障信号分别为SC_Fault_UL、SC_Fault_VL和SC_Fault_WL，任一相(U相、V相或W相)中下管的驱动芯片输出短路故障信号，则经过或门OR即产生下管的触发信号NFLTAL。所述逆变器的U相、W相、V相中下管的驱动芯片输出的电源欠压故障信号分别为UV_Fault_UL、UV_Fault_VL和UV_Fault_WL，任一相(U相、V相或W相)中下管的驱动芯片输出电源欠压故障信号，则经过或门OR即产生下管的触发信号NFLTBL。如图3所示，一旦任意IGBT发生短路故障或者电源欠压故障，经第三或门的或逻辑最终输出一个持续时间为1ms的使能脉冲，从而确保所有的驱动芯片同步地封锁6个IGBT的PWM(脉宽调制)信号。
为保证电机控制器从正常工作状态进入有源短路模式(ASC)时，定子侧电流存在过冲现象。通过设置脉冲产生电路产生的脉冲可以维持预定时间来保证电机控制器进入有源短路模式(ASC)前，让逆变器的6个IGBT处于该预定时间内的PWM信号封锁阶段。预定时间后，再根据图1所示的电路逻辑自动选择让逆变器的上三管(或者下三管)进入ASC。
本实施例中，所述第一或门OR1的输入端还接收U相半桥上管信号HBHU_I_INV,HBHU的英文全称为Half bridge Uphase High；所述第二或门OR2的输入端还接收：由DSP(数字信号处理器)电源监控芯片会发出电源供电异常或程序紊乱信号SZTKT(高有效)和直流母线电压过高的故障信号NUZKMAX，从而保证DSP在电源供电异常或者程序紊乱的故障模式下，保证电机进入下三管ASC的安全模式。换言之，所述第一或门只要接收到所述第一延时电路的输出的信号、U相半桥上管信号HBHU_I_INV中的任一个信号，则所述第一或门就输出上管的脉宽调制信号Pwm_HU；所述第二或门只要接收到所述第二延时电路的输出的信号、电源供电异常或程序紊乱信号SZTKT、直流母线电压过高的故障信号NUZKMAX中的任一个信号，则所述第二或门就输出信号至所述NMOS管的漏极。为保证电机控制器直流母线侧过压的保护，安全状态的定义是让电机逆变器的下三管进入ASC模式。根据图2所示的死区生成电路，PWM_HU信号被导通的MOS管强迫拉低，从而保证下三管进入ASC模式。
为了验证上述部分关键电路的可行性，针对图2和图3的两个子电路给出了仿真结果。图5为死区生成电路的仿真结果，其中分别给出了PWM_HU和生成的两路互补PWM_lower(对应于图3中PWM_Q1)，PWM_upper(对应于图3中PWM_Q2)的仿真波形。图6为脉冲产生电路产生的脉冲持续时间为1ms时的仿真结果，其中，输入的故障信号为Fault_in，经过该脉冲产生电路后输出一个脉宽为1ms的使能脉冲Pulse_1ms。
综上，在本发明所提供的驱动控制电路中，所述驱动控制电路包括两个驱动芯片、一死区生成电路、一脉冲产生电路、两个延时电路及两个图腾柱电路，所述两个驱动芯片的复位引脚均与脉冲产生电路的输出端连接，所述两个驱动芯片的脉宽调制输入引脚均与所述死区生成电路的输出端连接，所述两个驱动芯片的输出管脚分别与一图腾柱电路的输入端连接；所述两个图腾柱电路的输出端分别与所述上管和所述下管连接；所述延时电路的输出端与所述死区生成电路的输入端连接。本发明的驱动控制电路结构简单，成本低廉，不依赖于CPLD就可实现功率器件(IGBT或MOSFET)的独立关断功能，减少了因为CPLD自身故障而导致的电机控制器进入安全工作模式的概率和时间，且此时驱动电源的提供不依赖于CPLD，增强子电气功能之间的独立性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种驱动控制电路，适用于驱动控制桥臂中上管(Q1)和下管(Q2)的独立关断，其特征在于，包括：两个驱动芯片、一死区生成电路、一脉冲产生电路、两个延时电路及两个图腾柱电路，所述两个驱动芯片的复位引脚(RST)均与脉冲产生电路的输出端连接，所述两个驱动芯片的脉宽调制输入引脚(Pwm_in)均与所述死区生成电路的输出端连接，所述两个驱动芯片的输出管脚分别与一图腾柱电路的输入端连接；所述两个图腾柱电路的输出端分别与所述上管和所述下管连接；所述延时电路的输出端与所述死区生成电路的输入端连接。
2.如权利要求1所述的驱动控制电路，其特征在于，所述上管和所述下管均为场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)。
3.如权利要求1所述的驱动控制电路，其特征在于，所述死区生成电路包括：第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第一电容(C1)、第二电容(C2)、第一比较器(CP1)及第二比较器(CP2)，其中，所述第三电阻(R3)与所述第二电容(C2)并联后与第二比较器(CP2)的正输入端连接；所述第二电容(C2)的一端与所述第二电阻(R2)连接，另一端接地；所述第一比较器(CP1)的正输入端与所述第二比较器(CP2)的负输入端连接，所述第一电阻(R1)与所述第一电容(C1)的一端连接后与所述第一比较器(CP1)的负输入端连接，所述第一电容(C1)的另一端接地；所述第一比较器(CP1)的输出端与间接与上管连接的驱动芯片的脉宽调制输入引脚(Pwm_in)连接；所述第二比较器(CP2)的输出端与间接与下管连接的驱动芯片的脉宽调制输入引脚(Pwm_in)连接。
4.如权利要求3所述的驱动控制电路，其特征在于，所述脉冲产生电路包括：第三电容(C3)、第一二极管(D1)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)及第三比较器(CP3)，其中，所述第四电阻(R4)的一端分别与所述第三电容(C3)的一端和所述第一二极管(D1)的阳极连接，另一端接地；所述第一二极管(D1)的阴极与所述第六电阻(R6)串联后与所述第三比较器(CP3)的正输入端连接；所述第五电阻(R5)的一端与所述第一二极管(D1)的阴极连接，另一端接地；所述第三比较器(CP3)的输出端作为所述脉冲产生电路的输出端。
5.如权利要求4所述的驱动控制电路，其特征在于，所述死区生成电路的死区时间为2μs，所述脉冲产生电路产生的脉冲持续时间为1ms，所述延时电路的延时时间为1ms。
6.如权利要求4所述的驱动控制电路，其特征在于，每个图腾柱电路均包括N型三极管和P型三极管，所述N型三极管的发射极与所述P型三极管的发射极连接，且通过一电阻与上管或下管的栅极连接，所述N型三极管的基极与所述P型三极管的基极连接，且作为图腾柱电路的输入端与驱动芯片的输出管脚连接；所述N型三极管的集电极与上管或下管的功率电源(PVDD_HU或PVDD_LU)连接，所述P型三极管的集电极接地。
7.如权利要求6所述的驱动控制电路，其特征在于，还包括第一或门(OR1)、第二或门(OR2)、NMOS管及与所述NMOS管并联反向的第二二极管(D2)，两个延时电路包括第一延时电路和第二延时电路，所述第一延时电路接收下管的触发信号，所述第一延时电路的输出端通过所述第一或门与所述死区生成电路的输入端连接；所述第二延时电路接收上管的触发信号，所述第二延时电路的输出端与所述第二或门的输入端连接，所述第二或门的输出端与所述NMOS管的栅极连接，所述NMOS管的源极接地，所述NMOS管的漏极与所述第一或门的输出端连接；其中，所述下管的触发信号在与间接与下管连接的驱动芯片输出短路故障信号和/或电源欠压故障信号时产生；所述上管的触发信号在与间接与上管连接的驱动芯片输出短路故障信号和/或电源欠压故障信号时产生。
8.如权利要求7所述的驱动控制电路，其特征在于，还包括第三或门(OR3)，所述第三或门(OR3)的输入端接收上管的触发信号和下管的触发信号，所述第三或门(OR3)的输出端与所述脉冲产生电路的输入端连接。
9.如权利要求7所述的驱动控制电路，其特征在于，所述第一或门(OR1)的输入端还接收U相半桥上管信号(HBHU_I_INV)；所述第二或门(OR2)的输入端还接收电源供电异常或程序紊乱信号(SZTKT)和直流母线电压过高的故障信号(NUZKMAX)。
10.如权利要求1～9中任一项所述的驱动控制电路，其特征在于，每个驱动芯片还包括短路故障信号输出引脚(SC_Fault_UH)和电源欠压故障信号输出引脚(UV_Fault_UH)。
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