CN111630660A - 中央运算装置、gpgpu、包含存储器的三维层叠集成电路的利用制冷剂的冷却方式、使用该冷却方式的三维层叠集成电路、以及供电方式 - Google Patents

中央运算装置、gpgpu、包含存储器的三维层叠集成电路的利用制冷剂的冷却方式、使用该冷却方式的三维层叠集成电路、以及供电方式 Download PDF

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Abstract

本发明的三维层叠集成电路，在三维层叠集成电路各自的集成电路之间以及最下面的集成电路下方分别具备内插器；多个所述内插器分别设置有制冷剂的移动路径；设置于多个所述内插器的多个所述制冷剂的移动路径相互连接。或者，利用浸液构成，并利用设置至内插器的端部为止的凹槽使制冷剂在各层与外部交流，从而简化了***的结构。该情况下，不需要层方向的供制冷剂流通的回路。

Description

中央运算装置、GPGPU、包含存储器的三维层叠集成电路的利 用制冷剂的冷却方式、使用该冷却方式的三维层叠集成电路、 以及供电方式
技术领域
本发明涉及半导体装置和计算机。
本申请与下述国际申请相关联。本申请在美国为下述国际申请的部分继续申请。本申请是基于下述国际申请主张优先权的申请，关于认可通过参照文献引入的指定国，通过参照将下述国际申请所记载的内容引入本申请中，作为本申请的一部分。
1.国际申请PCT/JP2018/002310申请日2018年1月25日
2.国际申请PCT/JP2018/038379申请日2018年10月15日
3.国际申请PCT/JP2018/041184申请日2018年11月6日
背景技术
已知有从SiP形态的半导体元件释放热的技术(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2008-47894号公报
发明内容
发明所要解决的技术问题
为了进一步提高运算装置的运算能力，不仅是将存储器元件垂直堆叠的HBM(HighBandwidth Memory、高带宽存储器)，还将CPU、GPU等高发热的多个半导体芯片也垂直堆叠而构成层叠三维运算电路，如果没有有效地释放此时的发热的冷却技术，则除了存储器以外无法构成层叠三维集成电路，无法实现在云服务器等中使用的、更高性能的运算装置，运算装置的性能提高达到极限。如果使用本发明提出的冷却方式构成三维集成电路，则能够容易地打破性能提高极限。
根据本发明的第一方式，提供一种半导体装置。半导体装置可以具备层叠的多个半导体芯片。半导体装置可以在多个半导体芯片各自之间、或者多个三维安装的半导体芯片各自之间具备内插器。各个内插器可以设置有制冷剂的移动路径。设置于多个内插器的多个制冷剂的移动路径可以相互连接。
多个内插器也可以包括设置有凹槽的第一内插器、和设置于第一内插器的设有凹槽的面与集成电路的下表面之间并堵塞设置于第一内插器的凹槽的第二内插器。制冷剂的移动路径可以由贯通夹在形成于各个第一内插器的凹槽与第二内插器之间的空间、集成电路、第一内插器以及第二内插器的孔形成。制冷剂在由贯通夹在凹槽与第二内插器之间的空间、以及多个集成电路、第一内插器及第二内插器的孔形成的空间中流通。
制冷剂移动路径可以通过配置于凹槽中的热管提供。
热管可以在半导体装置的外部倾斜地跨越层间而将多个内插器之间连接。
形成于多个内插器中的第一内插器的凹槽可以包含沿第一方向延伸的多个第一凹槽部。形成于多个内插器中的第二内插器的凹槽可以包含沿与第一方向不同的第二方向延伸的多个第一凹槽部。
第一方向与第二方向也可以实质上正交。
多个半导体芯片可以经由导通孔连接于通过多个阶层的凹槽之间。在从多个半导体芯片的层叠方向观察时，导通孔也可以设置于被凹槽包围的位置。另外，导通孔也可以设置于半导体的相应位置，并构成在设置有制冷剂通过的凹槽的内插器的凹槽之间，并将层间结合。
多个半导体芯片可以经由导通孔上下层间连接。也可以在多个内插器上形成包围导通孔的环绕槽。多个半导体芯片各自可以通过配置于环绕槽的粘接剂分别与相邻的内插器接合。
多个半导体芯片可以分别为CPU、GPU等的运算装置。包括多个逻辑芯片和多个内插器的逻辑块可以安装在基板的第一主面侧。半导体装置还可以具备设置于基板的第一主面相反侧的第二主面、或者逻辑块与第一主面之间的一个以上的三维存储器芯片。通过采用本构成，通过在包含多个层的运算装置的三维集成电路与三维存储器芯片之间构成最短的电路，能够抑制发热，并利用高速的时钟实现存储器、CPU以及GPU之间的数据通信。
不使用冷却管，通过在铜或铝板、或者硅衬底基板上形成供制冷剂流通的凹槽，并通过垂直方向的孔连接上下的层而构成冷却管路，从而进行冷却。
进而，在此次提出的其他方式中，不使用冷却管，而是通过在铜或铝、或者硅衬底基板上形成供制冷剂流通的纵横凹槽，并使凹槽延伸至基板的端部且敞开而构成冷却管路，从而通过浸液使制冷剂从侧面侵入而从半导体的内侧进行冷却，无需通过垂直方向的孔构成垂直方向的管路。纵横的凹槽避开构成TSV的部分。在***铜或铝的层的情况下，凹槽以外的结构垂直方向的TSV的部分在铜或铝板的孔部分需要硅衬底。
供制冷剂通过的凹槽是通过蚀刻、CNC雕刻、激光雕刻或者冲压在衬底层上纵横地挖出槽而构成，另外，供制冷剂通过的凹槽可以是V字状、U字状、“コ”字状。
根据本发明的第二方式，在与以往同样的独立的BGA或以此为准的半导体封装件中安装独立的半导体，此时，通过在封装件的上表面设置连结BGA端子的几何学形状的焊垫，能够沿纵向将独立的半导体封装件上下堆叠任意层。利用堆叠的BGA端子等的球栅的间隙，通过浸液进行冷却。一种半导体封装和冷却方法，在半导体的下部安装BGA的球栅，在上部表面安装有与BGA接触的几何学形状的焊垫，并以浸液为前提。将进行了本项记载的设计的层叠集成电路上下堆叠，并以浸液为前提构成三维层叠集成电路。
各半导体封装件上下堆叠并被保持按压以防错位。在保持机构中，为了使堆叠的半导体不会错位，也可以具有引导件。冷却液在BGA端子等的球栅的间隙中流动。另外，冷却液并不在内插器之间流动，各半导体除了在上表面追加几何学形状的焊垫以外，由目前的半导体封装件构成，因而制造上的困难性不会增大。由于数据路径与包含接点的纵向的厚度相对应，因此，能够实现高速的相互连接，无需对现有的半导体的制造方法进行任何变更，就能够实现本发明的本质。
权利要求13中记载的三维半导体，为了在供电时提高阻抗，
在权利要求26中，在边缘部设置供电电极，能够降低阻抗而进行大电流供电。
在权利要求27中，在权利要求26所述的供电电极上设置盖，进一步降低阻抗。也可以在正负电极间安装层叠陶瓷电容器。
此外，上述发明的概要并未列举出本发明的全部必要特征。另外，这些特征群的子组合也能够成为发明。
用于解决问题的技术方案
权利要求1中示出的三维层叠集成电路，在三维层叠集成电路各自的集成电路之间以及最下面的集成电路下方分别具备多个内插器；多个所述内插器分别设置有制冷剂的移动路径；设置于多个所述内插器的多个所述制冷剂的移动路径相互连接。
权利要求2中示出的三维层叠集成电路是在权利要求1所述的三维层叠集成电路中，多个所述内插器具有：设置有凹槽的第一内插器、和设置于所述第一内插器的设有所述凹槽的面与所述集成电路的下表面之间，将设置于所述第一内插器的所述凹槽封堵的第二内插器；所述制冷剂的移动路径由在形成于各个所述第一内插器的所述凹槽与所述第二内插器之间的空间和贯通夹所述集成电路、所述第一内插器以及所述第二内插器的孔形成；所述制冷剂在由夹在所述凹槽与所述第二内插器之间的空间和贯通多个所述集成电路、所述第一内插器以及所述第二内插器的孔形成的空间中流通。
权利要求3示出的三维层叠集成电路是在权利要求1所述的三维层叠集成电路中，所述制冷剂的移动路径由夹在分别形成于多个所述内插器的凹槽和所述集成电路之间的凹槽中延伸的热管形成；所述移动路径成为配置于所述凹槽中的所述热管通过所述三维层叠集成电路的外侧到达下一层的所述内插器的所述热管的路径，所述制冷剂在所述移动路径中流通。
权利要求4中示出的三维层叠集成电路是在权利要求3所述的三维层叠集成电路中，形成于多个所述内插器中至少一个内插器的凹槽，包括形成至该内插器的边缘的第一凹槽和第二凹槽；所述热管具有：第一部分，配置于所述第一凹槽；第二部分，配置于所述第二凹槽；以及第三部分，在所述内插器的外部弯曲，并连接所述第一部分和所述第二部分。
权利要求5中示出的三维层叠集成电路是在权利要求2至4中任一项所述的三维层叠集成电路中，在多个内插器中，刻在相邻的内插器的凹槽在相邻的内插器之间实质上相互正交。
权利要求6中示出的三维层叠集成电路是在权利要求1至5中任一项所述的三维层叠集成电路中，多个所述集成电路经由导通孔连接。
权利要求7中示出的三维层叠集成电路是在权利要求1至6中任一项所述的三维层叠集成电路中，多个所述集成电路层与形成有凹槽的内插器层通过包含芯片粘合剂、粘合带的粘接剂粘接、或者压接。
权利要求8中示出的三维层叠集成电路是在权利要求1至7中任一项所述的三维层叠集成电路中，所述三维层叠集成电路包括：基板；设置于所述基板的HBM(高带宽存储器)；以及设置于所述基板的多个运算装置、多个通用GPU以及多个通用DSP装置的三维阵列；在所述多个运算装置、所述多个通用GPU以及所述多个通用DSP装置与所述HBM之间配置有所述基板，或者，在所述多个运算装置、所述多个通用GPU以及所述多个通用DSP装置与所述基板之间配置有所述HBM。
权利要求9中示出的三维层叠集成电路是在权利要求1至8中任一项所述的三维层叠集成电路中，不使用冷却管，通过在铜或铝板、或者硅衬底基板上形成供制冷剂流通的凹槽，并通过垂直方向的孔连接上下的层而构成管路。
权利要求10中示出的三维层叠集成电路是在权利要求1所述的三维层叠集成电路中，不使用冷却管，通过在铜或铝、或者硅衬底基板上形成供制冷剂流通的纵横的凹槽，并使凹槽延伸至基板的端部且敞开，从而通过浸液使制冷剂从半导体的周围面侵入各层并从各层中释放而对半导体的内侧进行冷却，无需构成层方向的供制冷剂流通的管路。纵横的凹槽避开构成TSV的部分。通过利用设置至内插器的端部为止的凹槽使制冷剂在各层与外部流通，从而简化了冷却***的结构。
在将铜或铝的层作为构成凹槽的部件***的情况下，需要利用硅衬底充满构成垂直方向的TSV的部分的、铜或铝板的孔的部分。
权利要求11中示出的三维层叠集成电路是在权利要求9或10所述的三维层叠集成电路中，供制冷剂通过的凹槽通过在衬底层上利用蚀刻、雕刻或计算机NC进行切削、或者通过冲压纵横挖掘出凹槽而构成，供制冷剂通过的凹槽呈V字状、U字状或者“コ”字状。
权利要求12中示出的三维层叠集成电路是在权利要求1至11中任一项所述的三维层叠集成电路中，在凹槽仅为一方向的情况下，安装密封件，防止具备注入口和排出口的密闭式的气蚀而非浸液的三维半导体冷却装置和方法。在浸液的情况下，通过在一个方向或纵横呈敞开式仅具有注入口，而使排出口在液体中敞开，从而通过从注入口施加正压来防止气蚀。
在权利要求13中，在与以往同样的独立的BGA或以此为准的半导体封装件中安装独立的半导体，此时，通过在封装件的上表面设置连结BGA端子的几何学形状的焊垫，能够沿纵向将独立的半导体封装件上下堆叠任意层。利用堆叠的BGA端子等的球栅的间隙，通过浸液进行冷却。半导体封装和冷却方法，在半导体的下部安装BGA的球栅，在上部表面安装有与BGA接触的几何学形状的焊垫，并以浸液为前提。将进行了本项记载的设计的层叠集成电路上下堆叠，并以浸液为前提构成三维层叠集成电路。
各半导体封装件上下堆叠并被保持按压以防错位。在保持机构中，为了使堆叠的半导体不会错位，也可以具有引导件。冷却液在BGA端子等的球栅的间隙中流动。另外，冷却液并不在内插器之间流动，各半导体除了在上表面追加几何学形状的焊垫以外，由目前的半导体封装件构成，因而制造上的困难性不会增大。由于数据路径与包含接点的纵向的厚度相对应，因此，能够实现高速的相互连接，无需对现有的半导体的制造方法进行任何变更，就能够实现本发明的本质。
权利要求14中示出的三维层叠集成电路是在权利要求13所述的三维层叠集成电路中，焊垫通过弹簧接触。
权利要求15中示出的方法是在权利要求13、14所述的三维半导体的冷却方法中，将通过焊垫堆叠的半导体的纵向的连接作为纵向的总线，从而使堆叠的存储器、处理器的动作高速化。
权利要求16中示出的三维层叠集成电路是在权利要求1至15中任一项所述的三维层叠集成电路中，不仅是CPU、GPGPU、虚拟货币挖掘的中央运算装置的运算部分，HBM也搭载在本方式的冷却方式的三维半导体上、或者在层间***存储器层。
权利要求17示出的结构运算装置的装置和方法，在夹着权利要求16所述的存储器层的情况下，只要通过TSV仅将运算层与存储器层之间结合即可，因而存储器总线的杂散电容最小化，能够进行超高速运算。
权利要求18中示出的三维层叠集成电路是在权利要求1至17中任一项所述的三维层叠集成电路中，作为不仅与BGA接触，而且防止因为气蚀的压力而使三维冷却半导体分解的部件，在上下(PCB的背面和半导体背面)准备包含铝板的金属板，并用夹子在四个以上的点进行夹持。铝板与PCB之间夹着包含绝缘体的部件。
权利要求19中示出的三维层叠集成电路是在权利要求1至18中任一项所述的三维层叠集成电路中，通过在多个部位设置用于冗余性的数据路径的TSV，并使多个包含不良部位的处理器阵列重叠，从而数据路径也可以存在不良部位，处理器元件也可以在最初包含不良部位的微细半导体的三维安装中，以不良部位逐渐增加的方式使用。
权利要求20中示出的三维层叠集成电路是在权利要求1至19中任一项所述的三维层叠集成电路中，在不会因为浸液引起气蚀的温度下进行运用。
权利要求21中示出的三维层叠集成电路是在权利要求1至20中任一项所述的三维层叠集成电路中，尽管是浸液，但通过在半导体的任意一个侧面安装连接器，并利用泵在正压下注入溶液，从而防止气蚀。
权利要求22中示出的三维层叠集成电路是在权利要求1至21中任一项所述的三维层叠集成电路中，设置声音传感器，使用声音传感器的输出控制时钟频率而防止发生气蚀并进行运用。
权利要求23中示出的三维层叠集成电路是在权利要求22所述的三维层叠集成电路中，作为防止用于防止气蚀的三维冷却半导体分解的部件，在上下(PCB的背面和半导体背面)准备包含铝板的金属板，并用夹子在四个以上的点进行夹持。铝板与PCB之间夹着包含绝缘体的部件。
权利要求24中示出的三维层叠集成电路是在权利要求23所述的三维层叠集成电路中，利用声音传感器检测因为制冷剂沸腾而产生的哨声，并在不会引起哨声的范围内控制频率而进行运用。
权利要求25中示出的三维层叠集成电路是在权利要求24所述的三维层叠集成电路中，为了防止共振而改变凹槽的深度、长度，以防哨声共振。该情况下，为了改变凹槽的长度，半导体呈梯形。在存在纵横凹槽的情况下，为了防止纵横各自的共振，梯形成为不规则形状。
权利要求26是在权利要求13所述的半导体中，在层叠BGA封装件而成的半导体的角部或边缘部、或者双方设置电极，并使金属棒状的电极与该电极接触，从而供给阻抗低且稳定的GND和供电电位。金属棒状的电极也可以呈在正极和负极双方之间具有电容器的结构。
权利要求27是在权利要求26所述的半导体中，为了按压层叠的半导体且供给阻抗低且稳定的电位，也可以具备具有将各电极相互连接的功能的盖。为了按压半导体，盖也可以带有弹簧等。另外，为了连接正极和负极各自的电位，盖也可以具有将各自的电位相互连接的路径。
权利要求28是在权利要求10、权利要求11、权利要求12所述的半导体中，第一层的衬底也可以是不带凹槽的通常的FC-BGA衬底。第一层的半导体与第一层的内插器通过TSV连接。第一层的FC-BGA衬底和第一层的半导体之间，为了防止水进入与第一层的半导体之间的FC焊垫中，利用底部填充胶等加固FC焊垫周围。
权利要求29是在权利要求28所述的半导体中，其内插器与半导体芯片的层叠部分利用底部填充胶等对FC焊垫进行加固，以防制冷剂浸透FC焊垫。
在权利要求30中，在权利要求28、权利要求29所述的半导体的情况下，供制冷剂通过的凹槽和具有TSV的FC焊垫的区域并非必须相互交替地存在，由于若纵向的TSV区域过多，则构成半导体的区域消失，因此，具有TSV的FC焊垫的区域也可以是限定的数量。凹槽与凹槽也可以相邻。
权利要求31是在权利要求10、权利要求11、权利要求12、权利要求28、权利要求29以及权利要求30所述的半导体中，与权利要求26、27同样地在半导体的角部或边缘部、或者双方设置电极，并使金属棒状的电极与该电极接触，从而供给阻抗低且稳定的GND和供电电位。金属棒状的电极也可以呈在正极和负极双方之间具有电容器的结构。为了按压层叠的半导体且供给阻抗低且稳定的电位，也可以具备具有将各电极相互连接的功能的盖。为了按压半导体，盖也可以带有弹簧等。另外，为了连接正极和负极各自的电位，盖也可以具有将各自的电位相互连接的路径。
权利要求32是在权利要求13所述的半导体中，在用于与上层的BGA端子上下连接的权利要求13所述的上表面设置有焊垫的封装件，由设置有封装件本身收纳半导体的凹坑的FC-BGA衬底和散热器的盖构成。
与通常的FC-BGA衬底不同的部分在于，在除了凹坑以外的上表面具有用于与上一层的BGA封装件连接的几何学形状的焊垫电极(焊盘)。凹坑的部分具有与半导体接合的FC凸块。在通常的FC-BGA衬底上应追加的部分是追加中央开设有收纳半导体的孔的衬底，并在表面上设置以贯通孔的形式向上延伸并用于连接上部封装件的BGA凸块的焊垫(焊盘)的部分。
之所以不在半导体表面的部位的上表面设置BGA焊垫，是为了在半导体部分的衬底的凹坑之上设置散热器，并涂敷复合物而形成盖。
凹坑的部分也可以构成为：接合在衬底的制造工序中在中央开设了收纳半导体的孔的衬底，并以贯通孔的形成连接构成封装件下部的衬底和上部的焊垫(焊盘)部分的状态。在第一层和第二层及其之后的BGA凸块与焊垫(焊盘)的间隔为相同间隔的情况下，也可以将全部层BGA凸块与焊垫垂直地通过贯通孔结合，从而构成本次构成的三维半导体的内部总线。
或者，也可以利用FC球直接将半导体芯片与上盖的FC-BGA衬底接合，并利用FC球将衬底和半导体芯片纵向接合。
权利要求33是在权利要求32所述的半导体，半导体本身也可以在全部层中相同。在第一层的FC-BGA衬底上具有与上方的层连接的焊垫，上盖的衬底贯通具有焊垫。第二层及其之后的FC-BGA衬底的边缘部的BGA具有在衬底内纵向贯通并与上盖连接的焊垫。
锡焊于PCB的第一层以外的第二层及其之后的层，也可以由小的凸块的BGA构成。
第一层的上表面的BGA焊垫和第二层及其之后的BGA凸块以及焊垫用于层间耦合，也可以采用比第一层小的凸块和凸块间隔。第一层的上表面的BGA焊垫和第二层及其之后的BGA凸块以及焊垫既可以包含外部总线连接，也可以不包含。
也可以仅由最底层的芯片承担与外部总线的相互连接。在小凸块的BGA连接不包含外部总线连接的情况下，信号传播距离变得极短，因而能够进行高速的时钟动作。另外，由于信号是非终端连接，因而成为考虑了与PCI总线同样反射的动作方式。由于由小凸块的BGA构成，因此，为了提高层叠的对准精度，也可以在上部FC-BGA衬底以及下部FC-BGA衬底层上开孔，并通过引导销等进行层叠。
在权利要求26、权利要求27所述的电源供给方法中，也可以在引导销的孔中通过电镀设置电极，将引导销兼用作用于供给电源的杆。
权利要求34是在权利要求32、权利要求33所述的半导体中，通过不使用权利要求33所述的小凸块的BGA凸块，而采用全部层相同大小的BGA凸块，从而在第二层及其之后的层中也用带有与第一层完全相同的收纳半导体芯片的凹坑的FC-BGA衬底构成封装件，并与复合物一起用散热器封闭封装件。通过将封盖封装件的、散热器的部分的BGA凸块拆除，而将外部连接总线用的BGA凸块配置于被芯片阻挡而无法纵向贯通的芯片的下部的内侧，并在外侧配置芯片间相互连接用的BGA凸块，从而也可以仅将外部连接用的一部分的BGA凸块拆除，而除了不存在一部分BGA凸块之外，利用以全部层中相同的半导体、以及全部层中相同的衬底为基础的封装件构成第二层及其之后的层。
权利要求35是在权利要求10、权利要求11、权利要求12、权利要求28、权利要求29以及权利要求30所述的半导体的情况下，并非必须在内插器上开凿供制冷剂通过的凹槽，也可以在半导体的背面开凿。该情况下，内插器发挥使TSV通过的作用和保护涂敷有复合物的半导体表面的作用。层叠的半导体、内插器之间也可以利用底部填充胶、粘合剂(涂敷)或粘合膜等防水固定。由此，与内插器上不开凿凹槽相应地半导体变薄，从而内插器的热阻降低。
附图说明
图1概略地示出半导体装置10的分解立体图。
图2概略地示出基板240、逻辑块50以及存储器块60的立体图。
图3是概略地表示将内插器100、内插器110及内插器120在层叠方向上重叠的状态的立体图。
图4概略地示出半导体装置10的剖面。
图5是表示半导体芯片的制冷剂的流通路径的透视剖面图。
图6示出内插器100、内插器110及内插器120的概略立体图。
图7概略地示出从层叠方向观察内插器120时的俯视图。
图8中与热管500一起示意性地示出第二实施方式中的半导体装置600的剖视图。
图9示出形成半导体装置600的内插器420的概略立体图。
图10示出半导体装置600中具备内插器420、半导体芯片220以及内插器410的部分的概略立体图。
图11示出表示热管的配置结构的概略立体图。
图12示出表示热管的配置结构的变形例的立体图。
图13示出半导体装置600的变形例中的内插器1100、内插器1110、内插器1120以及热管1500。
图14是表示变形例中的内插器1100、内插器1110、内插器1120、热管1500以及半导体芯片200的配置的主视图。
图15概略地示出另一实施方式中的半导体装置1700的立体图。
图16概略地示出半导体装置1700的分解立体图。
图17概略地示出具备半导体装置1700的计算机1810的立体图。
图18概略地示出具备计算机单元1800和冷却***1850的计算机***1840。
图19概略地示出上述凹槽的结构。
图20概略地示出用于防止三维冷却半导体的分解的结构。
图21概略地示出用于防止制冷剂的气蚀的结构。
图22概略地示出用于防止制冷剂的气蚀的结构。
图23概略地示出用于防止制冷剂的气蚀的结构。
图24概略地示出用于防止发生气蚀而运用的结构。
图25概略地示出用于防止哨声发生共振的结构。
图26概略地形成用于防止哨声共振的其他构成。
图27概略地形成用于防止哨声共振的其他构成。
图28概略地示出用于通过浸液对三维层叠集成电路进行冷却的半导体封装件。
图29示出层叠BGA封装件而成的半导体的角部处的供电的情况。
图30示出层叠BGA封装件而成的半导体的侧面的供电的情况。
图31示出层叠BGA封装件而成的半导体的侧面的正极和负极的供电的情况。
图32示出金属棒状的电极的结构。
图33示出具有将电极相互连接的功能的盖的结构(表面)。
图34示出盖的结构(背面)。
图35示出在盖的结构(背面)上安装有弹簧和电容器的情况。
图36示出带槽层叠半导体的结构(上侧)。
图37示出带槽层叠半导体的结构(下侧)。
图38示出在带槽半导体的内插器部分，利用粘接剂等覆盖TSV周围的情形。
图39示出BGA层叠半导体的一层的结构。
图40示出BGA层叠半导体相对于盖的结构。
图41示出从横向观察BGA层叠半导体的结构。
图42示出从背面观察BGA层叠半导体的第一层的结构。
图43示出从背面观察BGA层叠半导体的第二层的结构。
图44示出带槽半导体的凹槽的宽度发生了变化的内插器。
图45示出从横向观察使用第一层和第二层及其之后的层的尺寸都相同的BGA凸块的层叠半导体的情况的结构。
图46是在半导体侧设置有凹槽的带槽层叠半导体的安装的一例。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，实施方式中说明的特征的组合并非全部都是发明的解决手段所必须的。
图1概略地示出半导体装置10所具有的基板240、逻辑块50以及存储器块60的分解立体图。图2概略地示出了基板240、逻辑块50以及存储器块60的立体图。在图1和图2中，透视地示出了构成半导体装置10的部分部件。图3是概略地表示将内插器100、内插器110及内插器120在层叠方向上重叠的状态的立体图。在图3中，透视地示出了内插器100、内插器110以及内插器120。图4概略地示出半导体装置10的剖面。图5是表示对半导体芯片200、半导体芯片210以及半导体芯片220进行冷却的制冷剂的流通路径的透视剖面图。图6是内插器100、内插器110以及内插器120的概略立体图。半导体装置10设置于计算机中。半导体装置10是三维层叠集成电路。
半导体装置10具备基板240、半导体芯片200、半导体芯片210、半导体芯片220、内插器100、内插器110、内插器120、内插器150、内插器160、内插器170、存储器芯片250、存储器芯片260、存储芯片270以及冷却装置190。此外，在实施方式的说明中使用的附图中，为了便于理解地示出部件等为目的，有时示意性描绘各部件，而不是以统一的比例描绘。在图1至图3中，省略了凹槽107、117以及凹槽127的描绘。
半导体芯片200、半导体芯片210、半导体芯片220、内插器100、内插器110、内插器120、内插器150、内插器160以及内插器170包含在逻辑块50中。存储器芯片250、存储器芯片260以及存储器芯片270包含在存储器块60中。存储器块60也可以是HBM。冷却装置190设置于逻辑块50的上部。
存储器芯片250、存储器芯片260以及存储器芯片270作为计算机的主存储器发挥作用。半导体芯片200、半导体芯片210以及半导体芯片220也可以分别在内部具有高速缓冲存储器。
半导体芯片200、半导体芯片210以及半导体芯片220分别是包含集成电路的逻辑芯片。作为一例，半导体芯片200、半导体芯片210以及半导体芯片220分别是DSP、GPU以及CPU。DSP也可以是通用DSP。GPU也可以是通用GPU。此外，半导体装置10也可以具备一个以上的CPU、一个以上的DSP以及一个以上的GPU。半导体装置10也可以分别具备多个CPU、多个DSP以及多个GPU。
半导体芯片200、半导体芯片210、半导体芯片220、内插器100、内插器110、内插器120、内插器150、内插器160以及内插器170安装于基板240的第一主面241侧。存储器芯片250、存储器芯片260以及存储器芯片270安装于基板240的第一主面241相反侧的第二主面242上。
半导体芯片200、半导体芯片210以及半导体芯片220被层叠并安装于基板240上。半导体芯片200是配置于最下面的集成电路。内插器100和内插器150设置于基板240与半导体芯片200之间。内插器110和内插器160设置于半导体芯片200与半导体芯片210之间。内插器120和内插器170设置于半导体芯片210与半导体芯片220之间。从基板240的主面241侧起，依次设置有内插器100、内插器150、半导体芯片200、内插器110、内插器160、半导体芯片210、内插器120、内插器170、半导体芯片220。半导体芯片200、半导体芯片210以及半导体芯片220各自的半导体层与包含内插器100、内插器110以及内插器120的内插器层利用包含芯片粘合剂、粘合带的粘接剂进行粘接、或者压接。
半导体芯片200、半导体芯片210、半导体芯片220以及存储器块60经由过孔20和微凸块30连接。过孔20是导通孔。过孔20分别设置于内插器100、内插器110、内插器120、半导体芯片200、半导体芯片210、半导体芯片220、存储器芯片250、存储器芯片260以及存储器芯片270中。过孔20是硅导通孔(TSV)。此外，图1中省略了过孔20的图示。
这样，半导体装置10包括设置有存储器块60的基板240、和设置于基板240上方的CPU、通用GPU、通用DSP装置的三维阵列。在CPU、GPU以及DSP与HBM之间配置有基板240。
内插器100中形成有凹槽104。内插器110中形成有凹槽114。内插器120中形成有凹槽124。来自冷却装置190的制冷剂在凹槽104、凹槽114以及凹槽124中流通。在内插器150和半导体芯片200上，沿层叠方向设置有纵孔，通过这些纵孔形成制冷剂通路131。在内插器160、半导体芯片210、内插器120上分别沿层叠方向设置有纵孔，通过这些纵孔形成制冷剂通路132。在内插器150、半导体芯片200、内插器110、内插器160、半导体芯片210、内插器120、内插器170、半导体芯片220上分别形成有贯通孔，通过这些贯通孔形成从凹槽104通至冷却装置190的制冷剂通路130。制冷剂从冷却装置190经由凹槽124、制冷剂通路132、凹槽114、制冷剂通路131、凹槽104以及制冷剂通路130返回冷却装置190。
内插器100具有与基板240相对的面102和面102的相反侧的面101。内插器100中形成有凹槽104和凹槽301。具体而言，在内插器100中，在与半导体芯片200相对的面101上形成有凹槽104和凹槽301。凹槽301沿着凹槽104设置而将凹槽104包围。凹槽104和凹槽301通过使用激光加工、蚀刻、NC加工等的微细加工形成。
内插器110具有与半导体芯片200相对的面112和面112相反侧的面111。内插器110上设置有凹槽114和凹槽302。具体而言，在内插器110中，在与半导体芯片210相对的面111上形成有凹槽114和凹槽302。凹槽114和凹槽302通过使用激光加工、蚀刻、NC加工等的微细加工形成。
内插器120具有与半导体芯片210相对的面122和面122相反侧的面121。内插器120中形成有凹槽124和凹槽303。具体而言，在内插器120中，在与半导体芯片220相对的面121上形成有凹槽124和凹槽303。凹槽114和凹槽302通过使用激光加工、蚀刻、NC加工等的微细加工形成。
凹槽104、凹槽114、凹槽124、凹槽301、凹槽302以及凹槽303的上部分别被内插器150、内插器160以及内插器170封闭。内插器150、内插器160以及内插器170也可以仅在过孔20所贯通的区域具有开口。
制冷剂在凹槽104、凹槽114以及凹槽124中流通。具体而言，制冷剂在由凹槽104和内插器150形成的空间流通。同样地，制冷剂在由凹槽114和内插器160形成的空间和由凹槽124和内插器170形成的空间中流通。半导体芯片200、半导体芯片210以及半导体芯片220通过在凹槽104、凹槽114以及凹槽124中流通的制冷剂进行冷却。制冷剂也可以是液体。制冷剂例如是氨系的液体。制冷剂也可以是全氟化碳。制冷剂最好实质上不具有腐蚀性。
在半导体芯片220上，形成有沿层叠方向贯通半导体芯片220的贯通孔，来自冷却装置190的制冷剂流经该贯通孔被引导至凹槽124的一端123。
在内插器120的凹槽124的另一端，形成有贯通至面122的贯通孔129。另外，半导体芯片210上形成有沿层叠方向贯通半导体芯片210的贯通孔，在内插器120的凹槽124中流通的制冷剂流经贯通孔129和半导体芯片210的贯通孔而被引导至内插器110的凹槽114的一端113。
在内插器110的凹槽114的另一端，形成有贯通至面112的贯通孔119。在半导体芯片200上，形成有沿层叠方向贯通半导体芯片200的贯通孔，在内插器110的凹槽114中流通的制冷剂流经贯通孔119和半导体芯片200的贯通孔而被引导至内插器100的凹槽104的一端103。
被引导至内插器100的凹槽104的一端103的制冷剂在凹槽104内朝向另一端109流通。在内插器110和内插器120中，在与内插器100的凹槽104的另一端109对应的位置处，分别形成有贯通孔118和贯通孔128。另外，在半导体芯片200、半导体芯片210以及半导体芯片220上，也在与凹槽104的另一端109对应的位置处分别形成有贯通孔。被引导至内插器100的另一端109的制冷剂通过这些贯通孔返回冷却装置190。由此，从冷却装置190供给的制冷剂的移动路径由凹槽104、凹槽114以及凹槽124形成。即，凹槽104、凹槽114以及凹槽124提供制冷剂的流路。
这样，内插器100、内插器110以及内插器120中分别设置有由凹槽104、凹槽114以及凹槽124形成的制冷剂的移动流路。另外，内插器100、内插器110以及内插器120各个中设置的制冷剂的多个移动路径相互连接。制冷剂从冷却装置190供给至凹槽124中，按照凹槽124、凹槽114、凹槽104的顺序流通，并返回冷却装置190。冷却装置190具有散热片等，对制冷剂进行冷却。由此，逻辑块50通过在逻辑块50内循环的制冷剂进行冷却。此外，制冷剂也可以从冷却装置190供给至贯通孔128，通过贯通孔118到达凹槽104的另一端109，并按照凹槽104、凹槽104的一端103、贯通孔119、凹槽114、凹槽114的一端113、贯通孔129、凹槽124、凹槽124的一端123的顺序流通并返回冷却装置190。
在第一实施方式的半导体装置10中，制冷剂的移动路径由分别呈夹层状地夹在形成于包含内插器100、内插器110以及内插器120的多个内插器的各个中的凹槽与内插器150、内插器160以及内插器170中相邻的内插器之间的空间、以及贯通半导体芯片200、半导体芯片210、半导体芯片220、内插器150、内插器110、内插器160、内插器120及内插器170的孔形成，制冷剂在由分别呈夹层状地夹在形成于包含内插器100、内插器110以及内插器120的多个内插器的各个中的凹槽与和内插器150、内插器160以及内插器170中相邻的内插器之间的空间、以及贯通半导体芯片200、半导体芯片210、半导体芯片220、内插器150、内插器110、内插器160、内插器120及内插器170的孔形成的空间中流通。内插器100、内插器110以及内插器120是第一内插器的一例，内插器150、内插器160以及内插器170是第二内插器的一例。
根据半导体装置10，能够在基板240的主面241的垂直方向上层叠半导体芯片200、半导体芯片210、半导体芯片220、存储器芯片250、存储器芯片260以及存储器芯片270。因此，与在基板240的主面241上沿平行方向配置存储器块60的情况相比，能够缩短从逻辑块50至存储器块60为止的总线的物理长度。另外，能够简化内插器100内的总线的环绕。因此，能够抑制功耗增加，另外，能够抑制总线中的发热。另外，由于能够缩短从逻辑块50至存储器块60的总线的物理长度，因此，有时不需要在半导体芯片200、半导体芯片210以及半导体芯片220中设较高次数的高速缓冲存储器。由此，有时能够降低窥探成本(snooping cost)。另外，能够降低存储器的纠错成本。由此，能够提高半导体装置的性能。
另外，根据半导体装置10，由于能够有效地对层叠的半导体芯片200、半导体芯片210以及半导体芯片220进行冷却，因此，能够将发热的运算装置的半导体芯片三维层叠。因此，根据半导体装置10，无需大幅度地革新处理器技术，能够通过封装飞跃性地提高半导体装置的性能。
凹槽301中配置有用于粘贴内插器100和内插器150的粘接剂。同样，凹槽302中配置有用于粘贴内插器110和内插器160的粘接剂。凹槽303中配置有用于粘贴内插器120和内插器170的粘接剂。能够防止凹槽104、凹槽114以及凹槽124中流通的制冷剂流到凹槽301、凹槽302以及凹槽303外部。
内插器100中形成有包围凹槽104的凹槽107。凹槽107中配置有用于粘贴内插器100和内插器150的粘接剂。同样，内插器110中形成有包围凹槽114的凹槽117，凹槽117中配置有粘贴内插器110和内插器160的粘接剂。另外，内插器120中形成有包围凹槽124的凹槽127，凹槽127中配置有用于粘贴内插器120和内插器170的粘接剂。
图7概略地示出沿层叠方向观察内插器120时的俯视图。
在内插器120中，在包含多个过孔20的过孔组22的周围形成有环绕过孔组22的环绕槽300。作为一例，一个过孔组22也可以包含排列成3行3列的9个过孔20。环绕槽300中配置有用于粘贴内插器120和内插器170的粘接剂。由此，在过孔20的周围，能够利用配置于环绕槽300中的粘接剂封堵内插器120与半导体芯片220之间的间隙。由此，能够将过孔20密封，因此，能够可靠地防止凹槽124中流通的制冷剂到达过孔20。在内插器110中也同样地形成有环绕各个过孔组的多个环绕槽300，环绕槽300中配置有用于粘贴内插器110和内插器160的粘接剂。另外，内插器100中也同样地形成有环绕各个过孔组的多个***凹槽300，环绕槽300中配置有用于粘贴内插器100和内插器150的粘接剂。
如图6所示，内插器100、内插器110、内插器120分别形成有蜿蜒的凹槽。如图7所示，内插器120的凹槽124具有呈直线状延伸的多个第一凹槽部125和曲线状的第二凹槽部126。第一凹槽部125是凹槽124中沿实质上与连结凹槽124的一端123与另一端的方向正交的方向延伸的部分。
在图7中，用虚线示出形成于内插器120下方的内插器110上的凹槽114。凹槽114的形状具有使凹槽124旋转90°后的形状。内插器110的凹槽114具有呈直线状延伸的第一凹槽部115和曲线状的第二凹槽部116。第一凹槽部115是凹槽114中沿实质上与连结凹槽114的一端113与另一端的方向正交的方向延伸的部分。第一凹槽部125延伸的方向与第一凹槽部115延伸的方向实质上正交。
同样地，形成于内插器100上的凹槽104的形状大致具有使形成于内插器110上的凹槽114旋转90°的形状。这样，在内插器100、内插器110以及内插器120中，刻在相邻的内插器的凹槽在层间实质上相互正交。因此，在从半导体芯片的层叠方向观察时，存在由内插器的凹槽104、凹槽114以及凹槽124包围的区域330。在从半导体芯片的层叠方向观察时，区域330与半导体装置10所具有的内插器的任意一个都不干扰。具体而言，区域330是由正交的第一凹槽部125和第一凹槽部115包围的四边形状的区域。过孔20设置于区域330中。这样，在从半导体芯片200、半导体芯片210以及半导体芯片220的层叠方向观察时，过孔20设置于不受凹槽104、凹槽114以及凹槽124妨碍的位置。因此，供制冷剂流通的凹槽不会与过孔20干扰。
这样，形成于内插器120的多个第一凹槽部125延伸的方向与形成于内插器110的多个第一凹槽部115延伸的方向不同。在从半导体芯片的层叠方向观察时，过孔20设置于被凹槽104、凹槽114以及凹槽124包围的位置。因此，内插器的凹槽不会与过孔20干扰。
此外，如上所述，在半导体装置10中，从冷却装置190流通至内插器100的凹槽104的制冷剂通过贯通孔118和贯通孔128返回冷却装置190。作为其他方式，也可以在基板240上形成与内插器100的凹槽104连通的流路，并通过该流路将制冷剂从设置于基板240的制冷剂出口取出至逻辑块50的外部，并返回冷却装置190。另外，也可以在半导体装置10上设置有用于使制冷剂循环的泵。
图8中与热管500一起示意性地示出第二实施方式中的半导体装置600的剖视图。图9示出形成半导体装置600的内插器420的概略立体图。图10示出半导体装置600中具备内插器420、半导体芯片220以及内插器410的部分的概略立体图。
半导体装置600具有将热管500设置于凹槽中的结构来代替制冷剂在形成于内插器的凹槽中流通的结构，并且不具有内插器150、内插器160以及内插器170。另外，半导体装置600的内插器400、内插器410以及内插器420不具有贯通孔118、贯通孔119、贯通孔128及贯通孔129、以及凹槽107、凹槽117及凹槽127。内插器400、内插器410及内插器420分别具有的凹槽404、414及凹槽424的形状与凹槽104、凹槽114及凹槽124不同。第二实施方式中的半导体装置600在这些方面与第一实施方式中的半导体装置10不同。关于第二实施方式中的半导体装置600，主要说明与半导体装置10的不同点，有时省略其他的说明。
内插器420是与内插器120对应的部件。内插器410是与内插器110对应的部件。内插器400是与内插器100对应的部件。
如图9所示，内插器420的凹槽424的两端位于内插器420的外缘。具体而言，内插器420的凹槽424的一端423及另一端429位于内插器420的边缘。同样地，内插器410所具有的凹槽的两端也位于内插器410的外缘。
如图10所示，***内插器420的凹槽424内的热管500从一端423及另一端429延伸至内插器420的外部。从内插器420的另一端429延伸的热管500以从形成于内插器410的边缘部上的凹槽的一端***内插器410内的状态设置。如图6所示，热管500被配置为：热管500中呈直线状延伸的多个部分的方向在相邻的内插器之间实质上正交。
这样，在第二实施方式的半导体装置600中，制冷剂的移动路径由配置于内插器上形成的凹槽中的热管500提供。热管500在半导体装置600外部将多个内插器之间连接。此外，在如第二实施方式那样将热管500设置于凹槽的情况下，需要使热管500与半导体芯片可靠地接触。因此，最好将半导体芯片的下表面与相邻的内插器的上表面直接强力地粘接。
如半导体装置600所示，制冷剂的移动路径也可以由夹在分别形成于多个内插器的凹槽和集成电路之间的凹槽中延伸的热管形成。制冷剂的移动路径也可以是配置于凹槽的热管通过半导体装置的外侧成为下一层的热管的路径，从而使制冷剂流通。
图11示出表示热管的配置结构的概略立体图。图11所示的热管540与图8至图10所示的热管500同样地被设置为：在三层的内插器内延伸，遍及三层内插器形成一条制冷剂流路。
图12示出表示热管的配置结构的变形例的立体图。上述热管500被配置为：在热管500中呈直线状延伸的多个部分的方向在相邻的内插器之间实质上正交。相对于此，在本变形例中的热管550中，配置于各内插器的热管部分具有相同的形状，设置于各内插器的热管部分平行地配置。
在热管550中，在从半导体芯片200、半导体芯片210以及半导体芯片220的层叠方向观察时，形成有以热管的直线部分为长边的、与任一热管都不重叠的矩形区域。如果在该矩形区域形成过孔20，则热管与过孔20不会干扰。这样，在内插器之间平行地设置制冷剂流路的情况下，只要将过孔20形成于在层叠方向上与任一流路都不重叠的矩形区域中即可。
此外，热管500及热管550也可以从内插器的间隙***，配置于内插器中。另外，内插器也可以在预先将热管配置于内插器的凹槽内的状态下层叠，并在层叠内插器之后，在半导体装置600的外部将相邻的内插器彼此的热管连接。
图13是表示半导体装置600的变形例中的内插器1100、内插器1110、内插器1120及热管1500的立体图。图14是表示变形例中的内插器1100、内插器1110、内插器1120、热管1500以及半导体芯片200的配置的主视图。在该变形例中，内插器1100、内插器1110、内插器1120具有形成至各自的边缘的多个凹槽。另外，热管1500在内插器的外部具有弯曲部分。在这些方面，该变形例与半导体装置600不同。在此，主要对与半导体装置600的不同点进行说明，有时省略其他的说明。
如图13所示，内插器1120具有呈直线状延伸的多个凹槽1300a、凹槽1300b、凹槽1300c、凹槽1300d、凹槽1300e、凹槽1300f、凹槽1300g、凹槽1300h以及凹槽1300i。此外，有时将凹槽1300a、凹槽1300b、凹槽1300c、凹槽1300d、凹槽1300e、凹槽1300f、凹槽1300g、凹槽1300h以及凹槽1300i统称为凹槽1300。凹槽1300从内插器1120的一个边缘形成至另一个边缘。凹槽1300呈直线状延伸，实质上平行地设置。在内插器1120内延伸的热管1500具有配置于凹槽1300a中的直线部分1510、配置于凹槽1300b中的直线部分1520、以及在内插器1120的外部弯曲且连接直线部分1510与直线部分1520的弯曲部分1530。在其他的凹槽1300中也是同样的，热管1500中连接相邻的凹槽之间的弯曲部分存在于内插器的外部。在其他的内插器1110和内插器1100中也是同样的。由于热管的弯曲部分可以设置于内插器和半导体芯片的外部，因此，能够提高热管的曲率的自由度。
在以上说明的半导体装置中，也可以具有用于检测制冷剂的温度的温度检测电路、以及用于在将来自散热器的冷却后的液相制冷剂再次从三维半导体的底面回流之前正好调整为沸点而使其以气相返回的加热器。通过具备这些制冷剂的温度调节机构，能够以不会使半导体内的制冷剂沸腾而因为气蚀效果等使半导体产生振动等的方式使制冷剂回流。
图15概略地示出另一实施方式中的半导体装置1700的立体图。图16概略地示出半导体装置1700的分解立体图。
如图15所示，半导体器件1700包括半导体芯片1610、半导体芯片1620、半导体芯片1630、半导体芯片1640、半导体芯片1650以及半导体芯片1660、和内插器1710、内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760。
半导体芯片1610、半导体芯片1620、半导体芯片1630、半导体芯片1640、半导体芯片1650以及半导体芯片1660是对应于上述半导体芯片200的部件。半导体芯片1610、半导体芯片1620、半导体芯片1630、半导体芯片1640、半导体芯片1650以及半导体芯片1660分别是DSP、GPU以及CPU等。内插器1710、内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760由铜、铝或硅基板等形成。
在半导体装置1700中，按照内插器1710、半导体芯片1610、内插器1720、半导体芯片1620、内插器1730、半导体芯片1630、内插器1740、半导体芯片1640、内插器1750、半导体芯片1650、内插器1760、半导体芯片1660的顺序从下向上层叠。即，内插器1710设置于半导体芯片1610的下方。内插器1720设置于半导体芯片1610与半导体芯片1620之间。内插器1730设置于半导体芯片1620与半导体芯片1630之间。内插器1740设置于半导体芯片1630与半导体芯片1640之间。内插器1750设置于半导体芯片1640与半导体芯片1650之间。内插器1760设置于半导体芯片1650与半导体芯片1660之间。
具体而言，半导体芯片1610的下表面1612与内插器1710的上表面1711粘接、或者压接。半导体芯片1610的上表面1611与内插器1720的下表面1722粘接、或者压接。同样地，半导体芯片1620、半导体芯片1630、半导体芯片1640、半导体芯片1650以及半导体芯片1660各自的下表面与内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760中下方的内插器的上表面粘接、或者压接，各自的上表面与内插器1730、内插器1740、内插器1750以及内插器1760中上方的内插器的下表面粘接、或者压接。
在半导体芯片1610、半导体芯片1620、半导体芯片1630、半导体芯片1640、半导体芯片1650以及半导体芯片1660上，与图4等所示的半导体装置10同样地形成有多个TSV和多个微凸块。例如，半导体芯片1660经由多个TSV及多个微凸块与内插器1760连接，内插器1760经由多个TSV及多个微凸块与半导体芯片1650连接。同样地，半导体芯片1610、半导体芯片1620、半导体芯片1630、半导体芯片1640以及半导体芯片1650经由多个TSV及多个微凸块与内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760中下方的内插器连接。此外，在图16的分解立体图中，示意性地示出包含多个TSV的过孔组1601的TSV的位置，图16中省略了微凸块。
在内插器1710的上表面1711上，形成有包含凹槽1791a、凹槽1791b、凹槽1791c以及凹槽1791d的多个凹槽1791、和包含凹槽1792a、凹槽1792b、凹槽1792c以及凹槽1792d的多个凹槽1792。凹槽1791和凹槽1792可以通过使用基于蚀刻、NC或者激光加工的雕刻、冲压加工等的微细加工形成。
凹槽1791从与上表面1711实质上正交的侧面1713延伸贯通至相反侧的侧面。由此，侧面1713上形成有包括开口1793a、开口1793b、开口1793c以及开口1793d的多个开口1793。凹槽1792从与上表面1711和侧面1713实质上正交的侧面1714延伸贯通至相反侧的侧面。由此，侧面1714上形成有包括开口1794a、开口1794b、开口1794c以及开口1794d的多个开口1794。此外，侧面1713和侧面1714形成半导体装置1700的外侧面的一部分。
凹槽1791a、凹槽1791b、凹槽1791c以及凹槽1791d实质上平行地延伸。凹槽1792a、凹槽1792b、凹槽1792c以及凹槽1792d实质上平行地延伸。凹槽1791的延伸方向与凹槽1792的延伸方向实质上正交。凹槽1791的各个与凹槽1792的任意一个交叉。过孔组1601沿层叠方向贯通上表面1711中未形成有凹槽1791和凹槽1792的区域，具体而言是由凹槽1791和凹槽1792包围的矩形区域。
内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760具有与内插器1710相同的结构。内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760以在层叠方向上凹槽1791和凹槽1792的位置对齐的方式层叠。过孔组1601在整个层叠方向上形成于内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760中未形成凹槽1791和凹槽1792的区域中。
这样，内插器1710、内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760分别具有多个凹槽1791或凹槽1792。另外，内插器1710、内插器1720、内插器1730、内插器1740、内插器1750以及内插器1760分别具有形成于与形成有凹槽1791或凹槽1792的上表面1711不同的面即侧面1713或侧面1714上，并与形成于上表面1711上的凹槽1791或凹槽1792连通的多个开口1793或开口1794。
凹槽1791和凹槽1792形成制冷剂的移动路径。制冷剂通过开口1793和开口1794中的至少任意一个开口，从半导体装置1700外部流入凹槽1791和凹槽1792中的至少任意一个凹槽，通过开口1793和开口1794的任意一个开口，从凹槽1791和凹槽1792中的至少任意一个凹槽流出至半导体装置1700外部。作为制冷剂，可以应用氟化合物等绝缘性高且呈惰性的液体制冷剂。根据半导体装置1700，可以从下面对半导体芯片1610、半导体芯片1620、半导体芯片1630、半导体芯片1640、半导体芯片1650以及半导体芯片1660进行冷却。
图17概略地示出具备半导体装置1700的计算机1810的立体图。如图17所示，半导体装置1700安装于基板1702上。基板1702安装于主基板1812上。在主基板1812上，除了半导体装置1700以外，还安装有各种IC芯片、电源电路及存储器等的电子电路；电阻和电容器等的电子元件；安装外部存储器等外部器件的连接器等的电子部件。
图18概略地示出具备计算机单元1800和冷却***1850的计算机***1840。计算机单元1800具备具有与计算机1810相同构成的多个计算机和安装有该多个计算机的安装座1820。冷却***1850具备浸液槽1860和制冷剂1870。计算机单元1800浸渍在充满浸液槽1860的制冷剂1870中。图18的箭头1890表示计算机单元1800浸渍至浸液槽1860的方向。
在计算机单元1800中，半导体装置1700的凹槽1791或凹槽1792通过充满制冷剂1870的浸液槽1860的内部空间而相互流体连接。因此，浸液槽1860内的制冷剂1870通过半导体装置1700的开口1793和开口1794的至少任意一个开口从半导体装置1700外部流入凹槽1791或凹槽1792，通过开口1793和开口1794中的任意一个开口从凹槽1791或凹槽1792流出至半导体装置1700外部。
制冷剂1870能够通过利用计算机单元1800中产生的热产生的自然对流而在浸液槽1860内流动。制冷剂1870也能够通过泵在浸液槽1860内流动。在半导体装置1700中，在包含侧面1713和侧面1714的半导体装置1700的四个侧面上形成有包含开口1793和开口1794的开口，各开口与凹槽1791和凹槽1792的任意的凹槽连通。因此，无论在浸液槽1860内制冷剂1870的流动方向为何方向，都能够使制冷剂1870从任一开口流入半导体装置1700内，并从任一开口流出至半导体装置1700外部。
根据与图15至图18相关联地说明的半导体装置1700，可以将凹槽1791和凹槽1792用作浸液制冷剂的移动路径，因而不需要使用热管等的冷却管。另外，也不需要在层叠方向上形成制冷剂路径。另外，不需要在半导体装置1700中设置用于使制冷剂在半导体装置1700内移动的泵。
在以上说明的半导体装置中，也可以采用通过压接使半导体芯片与内插器接合而不使用粘接剂的方式。此外，从成品率的观点出发，成为制冷剂的移动路径的凹槽多数情况下最好形成于内插器。但是，在以上说明的半导体装置中，也可以采用在半导体芯片中与安装有电路的面相反侧的面上形成成为制冷剂的移动路径的凹槽的方式。
如以上所说明，提供一种三维层叠集成电路，其不使用冷却管，而在铜或铝板、或者硅衬底基板上形成供制冷剂通过的凹槽，并通过垂直方向的孔将上下的层连接，从而构成管路。另外，不使用冷却管，在铜或铝、或者硅衬底基板上形成供制冷剂通过的纵横的凹槽，并使凹槽延伸至基板的端部且敞开，从而通过浸液使制冷剂从半导体的周围面侵入各层并从各层中释放而对半导体的内侧进行冷却，无需构成层方向的供制冷剂流通的管路。
纵横的凹槽避开构成TSV的部分。提供一种通过利用设置至内插器的端部为止的凹槽使制冷剂在各层与外部之间流通，从而简化了冷却***的结构的三维层叠集成电路。在将铜或铝的层作为构成凹槽的部件***的情况下，需要利用硅衬底充满构成垂直方向的TSV的部分的、铜或铝板的孔的部分。
不仅是CPU、GPGPU、虚拟货币挖掘的中央运算装置的运算部分，HBM也搭载在本方式的冷却方式的三维半导体上、或者在层间***存储器层。在夹着存储器层的情况下，只要通过TSV仅将运算层与存储器层之间结合即可，因此，存储器总线的杂散电容最小化，能够进行超高速运算。
尤其是在使用于挖掘等的情况下，宛如大规模公寓那样，通过在多个部位设置用于冗余性的数据路径的TSV，并使多个包含不良部位的处理器阵列重叠，从而数据路径也可以存在不良部位，处理器元件也可以在最初包含不良部位的5nm等的微细半导体的三维安装中，以不良部位逐渐增加的方式使用。
图19概略地输出上述凹槽的结构。供制冷剂通过的凹槽通过在衬底层上利用蚀刻、雕刻或计算机NC进行切削、或者通过冲压纵横挖掘出凹槽而构成，供制冷剂通过的凹槽呈V字状、U字状或者“コ”字状。
图20概略地示出用于防止三维冷却半导体分解的结构。作为不仅与BGA接触，而且防止因为气蚀等的压力而使三维冷却半导体分解的部件，在上下(PCB的背面和半导体背面)准备铝板等的金属板，并用夹子在四个以上的点进行夹持。铝板与PCB之间夹着绝缘体等部件。
图21概略地示出用于防止制冷剂的气蚀的结构。尽管是浸液，但通过在半导体的任意一个侧面安装连接器，并利用泵在正压下注入溶液，从而防止气蚀。也可以在不会因为浸液引起气蚀的温度下进行运用。
图22概略地示出用于防止制冷剂的气蚀的结构。在凹槽仅为一方向的情况下，安装密封件，具备注入口和排出口来防止密闭式的气蚀而非浸液。图23概略地示出用于防止制冷剂的气蚀的结构。在浸液的情况下，通过在一个方向或纵横呈敞开式仅具有注入口，而使排出口在液体中敞开，从而通过从注入口施加正压来防止气蚀。
图24概略地示出用于防止发生气蚀并运用的结构。设置声音传感器，使用声音传感器的输出来控制时钟频率而防止发生气蚀并进行运用。作为通过用于防止气蚀的制冷剂注入产生的正压，防止三维冷却半导体分解的部件，在上下(PCB的背面和半导体背面)准备铝板等金属板，并用夹子在四个以上的点进行夹持。铝板与PCB之间夹着绝缘体等部件。利用声音传感器检测因为制冷剂沸腾而产生的哨声，并在不会引起哨声的范围内控制频率而进行运用。
图25概略地示出用于防止哨声共振的结构。图26概略地示出用于防止哨声共振的另一构成。图27概略地示出用于防止哨声共振的另一构成。为了防止共振，也可以改变凹槽的深度、长度以防哨声共振。该情况下，为了改变凹槽的长度，半导体也可以呈梯形。在存在纵横凹槽的情况下，为了防止纵横各自的共振，梯形成为不规则形状。
图28概略地示出用于通过浸液对三维层叠集成电路进行冷却的半导体封装件。半导体封装件是BGA或以此为准的封装件，呈在半导体封装件的表面上也设置与BGA接触的几何学形状(圆形、四边形、三边形、星型等)的焊垫并能够上下堆叠的结构，利用接点栅格的间隙通过浸液进行安装。提供在半导体的下部安装有BGA的球栅，上部表面安装有与BGA接触的几何学形状(圆形、四边形、三边形、星型等)的焊垫，并以浸液为前提的半导体封装和冷却方法。将进行了该设计的单层层叠集成电路上下堆叠，并以浸液为前提构成三维层叠集成电路。半导体上下堆叠，并被保持按压以防发生错位。冷却液在金属接点的球栅的间隙中流动。由于数据路径与包含接点的纵向的厚度相对应，因此，能够实现高速的相互连接，无需对现有的半导体的制造方法进行任何变更，就能够实现本发明的本质。焊垫也可以通过弹簧接触。
图28所示的半导体的形状的目的在于，连接以通过浸液进行冷却为目的的中央运算装置、GPGPU、半导体存储器、以及HBM的纵向的总线，虽然存在半导体上安装有焊垫这样的焊垫的事例，但其仅以母子的方式放在上面，而本发明并非如此，其中，通过积极地利用BGA的球栅等的间隙进行浸液，从而作为冷却结构欲利用呈母子结构层叠的BGA封装件的间隙通过浸液进行冷却，其纵向的BGA等的端子与接点的连接在纵向上构成数据总线。因此，数据总线伸出至半导体的外部，但只要最小限度的距离即可，从而能够进行高频的总线动作。即，本发明的三维半导体的冷却方法的目的在于，将通过焊垫堆叠的半导体的纵向的连接作为纵向的总线，从而使堆叠的存储器、处理器的动作高速化。
图29以及图30、图31中示出了权利要求26的实施的一例。权利要求26所述的三维层叠集成电路的利用制冷剂的冷却方式、和使用该冷却方式的三维层叠集成电路是权利要求13所述的半导体，在层叠BGA封装件而成的半导体的角部或边缘部、或者双方设置电极，并使金属棒状的电极与该电极接触，从而供给阻抗低且稳定的GND和供电电位。金属棒状的电极也可以呈在正极和负极双方之间具有电容器的结构。
图31是权利要求26所述的半导体，为了按压层叠的半导体且供给阻抗低且稳定的电位，也可以具备具有将各电极相互连接的功能的盖。为了按压半导体，盖也可以带有弹簧等。另外，为了连接正极和负极各自的电位，盖也可以具有将各自的电位相互连接的路径。
图36和图37中示出权利要求28的实施的一例。权利要求28所述的三维层叠集成电路的利用制冷剂的冷却方式和使用该冷却方式的三维层叠集成电路是权利要求10、权利要求11、权利要求12所述的半导体，第一层也可以是不带有凹槽的通常的FC-BGA衬底。第一层的半导体和第一层的FC-BGA衬底通过通常的FC焊垫连接。第一层的FC-BGA衬底和第一层的半导体之间，为了防止水进入与第一层的半导体之间的FC焊垫中，利用底部填充胶(underfill)等加固FC焊垫周围。
图38是权利要求10、权利要求11、权利要求12所述的半导体，其内插器与半导体芯片的层叠部分利用底部填充胶等对FC焊垫进行加固，以防制冷剂浸透FC焊垫。
另外，图39、图40、图41、图42、图43以及图45是权利要求32所述的半导体，
在权利要求13所述的半导体中，在用于与上层的BGA端子上下连接的权利要求13所述的上表面设置有焊垫的封装件，由设置有封装件本身收纳半导体的凹坑的FC-BGA衬底和散热器的盖构成。
与通常的FC-BGA衬底不同的部分在于，在除了凹坑以外的上表面具有用于与上一层的BGA封装件连接的几何学形状的焊垫电极(焊盘)。凹坑的部分具有与半导体接合的FC凸块。在通常的FC-BGA衬底上应追加的部分是追加中央开设有收纳半导体的孔的衬底，并在表面上设置以贯通孔的形式向上延伸并用于连接上部封装件的BGA凸块的焊垫(焊盘)的部分。
之所以不在半导体表面的部位的上表面设置BGA焊垫，是为了在半导体部分的衬底的凹坑之上设置散热器，并涂敷复合物而形成盖。
凹坑的部分也可以构成为：接合在衬底的制造工序中在中央开设了收纳半导体的孔的衬底，并以贯通孔的形成连接构成封装件下部的衬底和上部的焊垫(焊盘)部分的状态。在第一层和第二层及其之后的BGA凸块与焊垫(焊盘)的间隔为相同间隔的情况下，也可以将全部层BGA凸块与焊垫垂直地通过贯通孔结合，从而构成本次构成的三维半导体的内部总线。
或者，也可以利用FC球直接将半导体芯片与上盖的FC-BGA衬底接合，并利用FC球将衬底和半导体芯片纵向接合。
另外，图39和图41是权利要求13所述的半导体，半导体本身也可以在全部层中相同。在第一层的FC-BGA衬底上具有与上方的层连接的焊垫，上盖的衬底贯通具有焊垫。FC-BGA衬底的边缘部的BGA具有在衬底内纵向贯通并与上盖连接的焊垫。上盖具有电气贯通的焊垫。在第二层及其之后的层中，也可以在衬底的侧面设置权利要求26所述的电源的焊垫。
另外，图39、图40、图41、图42、图43以及图45是权利要求33所述的半导体的实施的一例，在权利要求32所述的半导体中，半导体本身也可以在全部层中相同。在第一层的FC-BGA衬底上具有与上方的层连接的焊垫，上盖的衬底贯通具有焊垫。第二层及其之后的FC-BGA衬底的边缘部的BGA具有在衬底内纵向贯通并与上盖连接的焊垫。
锡焊于PCB的第一层以外的第二层及其之后的层，也可以由小的凸块的BGA构成。
第一层的上表面的BGA焊垫和第二层及其之后的BGA凸块以及焊垫用于层间耦合，也可以采用比第一层小的凸块和凸块间隔。第一层的上表面的BGA焊垫和第二层及其之后的BGA凸块以及焊垫既可以包含外部总线连接，也可以不包含。
也可以仅由最底层的芯片承担与外部总线的相互连接。在小凸块的BGA连接不包含外部总线连接的情况下，信号传播距离变得极短，因而能够进行高速的时钟动作。另外，由于信号是非终端连接，因而成为考虑了与PCI总线同样反射的动作方式。由于由小凸块的BGA构成，因此，为了提高层叠的对准精度，也可以在上部FC-BGA衬底以及下部FC-BGA衬底层上开孔，并通过引导销等进行层叠。
在权利要求26、权利要求27所述的电源供给方法中，也可以在引导销的孔中通过电镀设置电极，将引导销兼用作用于供给电源的杆。
如权利要求33所述，权利要求32所述的半导体除了锡焊于PCB上的第一层以外的第二层及其之后的层也可以由小凸块的BGA构成。在第一层的衬底的上侧和第二层及其之后的层中，FC焊垫也可以仅使内部总线用的信号通过。也可以由最底层的芯片承担与外部总线的相互连接。由于由小凸块的BGA构成，因此，为了提高层叠的对准精度，也可以在上部FC-BGA衬底以及下部FC-BGA衬底层上开孔，并通过引导销等进行层叠。
也可以在引导销的孔中通过电镀设置电极，将引导销兼用作用于供给电源的杆。如图40所记载的那样，在权利要求27所述的降低按压盖产生的阻抗的电源供给方法中，有时也可以使用引导销作为电极。
(在此，与32并排提及31是因为噪声)
另外，图39和图41是权利要求31、权利要求32所述的半导体，也可以在上盖的FC-BGA衬底上开孔，安装散热器以便于冷却，并在半导体与散热器之间涂敷复合物。
另外，图39以及图40、图41是权利要求31、权利要求32、权利要求34所述的半导体，不使用权利要求33所述的小凸块的BGA凸块，第二层及其之后的层是与第一层相同的封装件，在带封装件的BGA中，通过拆除散热器部分的BGA凸块，外部连接总线用的BGA凸块配置于内侧，外侧成为内部相互连接用的BGA凸块，由此，第二层及其之后的层中也可以仅将外部连接用的一部分BGA凸块拆除，从而使半导体和封装件在全部层中相同。
图40是权利要求27所述的半导体的安装的一例。在权利要求26所述的半导体中，为了按压层叠的半导体且供给阻抗低且稳定的电位，也可以具备具有将各电极相互连接的功能的盖。为了按压半导体，盖也可以带有弹簧等。另外，为了连接正极和负极各自的电位，盖也可以具有将各自的电位相互连接的路径。
图41是权利要求32所述的半导体的安装的一例。示出了上盖的衬底与下盖的衬底纵向连接的结构，但省略了第一层的连接。另外，各自的连接中省略了与半导体芯片的连接。
在权利要求13所述的半导体中，在用于与上层的BGA端子上下连接的权利要求13所述的上表面设置有焊垫的封装件，由设置有封装件本身收纳半导体的凹坑的FC-BGA衬底和散热器的盖构成。
与通常的FC-BGA衬底不同的部分在于，在除了凹坑以外的上表面具有用于与上一层的BGA封装件连接的几何学形状的焊垫电极(焊盘)。凹坑的部分具有与半导体接合的FC凸块。在通常的FC-BGA衬底上应追加的部分是追加中央开设有收纳半导体的孔的衬底，并在表面上设置以贯通孔的形式向上延伸并用于连接上部封装件的BGA凸块的焊垫(焊盘)的部分。
之所以不在半导体表面的部位的上表面设置BGA焊垫，是为了在半导体部分的衬底的凹坑之上设置散热器，并涂敷复合物而形成盖。
凹坑的部分也可以构成为：接合在衬底的制造工序中在中央开设了收纳半导体的孔的衬底，并以贯通孔的形成连接构成封装件下部的衬底和上部的焊垫(焊盘)部分的状态。在第一层和第二层及其之后的BGA凸块与焊垫(焊盘)的间隔为相同间隔的情况下，也可以将全部层BGA凸块与焊垫垂直地通过贯通孔结合，从而构成本次构成的三维半导体的内部总线。
图42是权利要求32所述的半导体的安装的一例。虽然示出了从背面观察BGA的封装件一层的结构的图，但关于第一层的封装件，安装有所有的BGA凸块电极，但关于第二层及其之后的层的存在散热器的正中央部分，在半导体封装件的第二层及其之后的层中，通过在该部分不安装BGA凸块电极，从而能够避免与散热器接触。
之所以不在半导体表面的部位的上表面设置BGA焊垫，是为了在半导体部分的衬底的凹坑之上设置散热器，并涂敷复合物而形成盖。
凹坑的部分也可以构成为：接合在衬底的制造工序中在中央开设了收纳半导体的孔的衬底，并以贯通孔的形成连接构成封装件下部的衬底和上部的焊垫(焊盘)部分的状态。在第一层和第二层及其之后的BGA凸块与焊垫(焊盘)的间隔为相同间隔的情况下，也可以将全部层BGA凸块与焊垫垂直地通过贯通孔结合，从而构成本次构成的三维半导体的内部总线。
图43是权利要求32所述的半导体的安装的一例。示出从背面观察BGA层叠半导体的第二层的结构。
在权利要求13所述的半导体中，在用于与上层的BGA端子上下连接的权利要求13所述的上表面设置有焊垫的封装件，由设置有封装件本身收纳半导体的凹坑的FC-BGA衬底和散热器的盖构成。
与通常的FC-BGA衬底不同的部分在于，在除了凹坑以外的上表面具有用于与上一层的BGA封装件连接的几何学形状的焊垫电极(焊盘)。凹坑的部分具有与半导体接合的FC凸块。在通常的FC-BGA衬底上应追加的部分是追加中央开设有收纳半导体的孔的衬底，并在表面上设置以贯通孔的形式向上延伸并用于连接上部封装件的BGA凸块的焊垫(焊盘)的部分。
之所以不在半导体表面的部位的上表面设置BGA焊垫，是为了在半导体部分的衬底的凹坑之上设置散热器，并涂敷复合物而形成盖。
凹坑的部分也可以构成为：接合在衬底的制造工序中在中央开设了收纳半导体的孔的衬底，并以贯通孔的形成连接构成封装件下部的衬底和上部的焊垫(焊盘)部分的状态。在第一层和第二层及其之后的BGA凸块与焊垫(焊盘)的间隔为相同间隔的情况下，也可以将全部层BGA凸块与焊垫垂直地通过贯通孔结合，从而构成本次构成的三维半导体的内部总线。
图44是权利要求30所述的半导体的安装的一例。
在权利要求10、权利要求11、权利要求12所述的半导体的情况下，供制冷剂通过的凹槽和具有TSV的FC焊垫的区域并非必须相互交替地存在，由于若纵向的TSV区域过多，则构成半导体的区域消失，因此，具有TSV的FC焊垫的区域也可以是限定的数量。也可以使凹槽与凹槽相邻。
图45是权利要求34所述的半导体的安装的一例。在权利要求32、权利要求33所述的半导体中，通过不使用权利要求33所述的小凸块的BGA凸块，而采用全部层相同大小的BGA凸块，从而在第二层及其之后的层中也用带有与第一层完全相同的收纳半导体芯片的凹坑的FC-BGA衬底构成封装件，并与复合物一起用散热器封闭封装件。通过将利用封装件封盖的、散热器的部分的BGA凸块拆除，而将外部连接总线用的BGA凸块配置于被芯片阻挡而无法纵向贯通的芯片的下部的内侧，并在外侧配置芯片间相互连接用的BGA凸块，从而也可以仅将外部连接用的一部分的BGA凸块拆除，而除了不存在一部分BGA凸块之外，利用以全部层中相同的半导体、以及全部层中相同的衬底为基础的封装件构成第二层及其之后的层。
图46是权利要求35所述的半导体的安装的一例。在权利要求10、权利要求11、权利要求12、权利要求28、权利要求29以及权利要求30所述的半导体的情况下，并非必须在内插器上开凿供制冷剂通过的凹槽，也可以在半导体的背面开凿。该情况下，内插器发挥使TSV通过的作用和保护涂敷有复合物的半导体表面的作用。层叠的半导体、内插器之间也可以利用底部填充胶、粘合剂(涂敷)或粘合膜等防水固定。由此，与内插器上不开凿凹槽相应地半导体变薄，从而内插器的热阻降低。
根据以上所说明的半导体装置，能够高效地对层叠的多个半导体芯片进行冷却。因此，能够层叠多个半导体芯片。由此，能够缩短连接半导体芯片的总线的物理距离，因此，能够提高半导体装置的处理能力，并且抑制功耗增加或温度显著上升。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限定于上述实施方式所记载的范围。本领域技术人员应当清楚，能够对上述实施方式施加各种变更或改良。根据权利要求书的记载明确可知，实施了上述变更或改良的方式也包含在本发明的技术范围内。
权利要求书、说明书以及附图中所示的装置、***、程序以及方法中的动作、工序、步骤以及阶段等各处理的执行顺序并未特别明示为“之前”、“先”等，另外，应该注意的是，只要不是在后面的处理中使用之前处理的输出，就能够以任意的顺序实现。关于权利要求书、说明书以及附图中的动作流程，即使为了方便起见而使用了“首先”、“接着”等进行说明，也并不意味着必须按该顺序实施。
附图标记说明
10：半导体装置；20：过孔；22：过孔组；30：微凸块；50：逻辑块；60：存储器块；100：内插器；101、102：面；103：一端；104、107：凹槽；109：另一端；110：内插器；111、112：面；113：一端；114：凹槽；115：第一凹槽部；116：第二凹槽部；117：凹槽；118、119：贯通孔；120：内插器；121、122：面；123：一端；124：凹槽；125：第一凹槽部，126：第二凹槽部；127：凹槽；128、129：贯通孔；130、131、132：制冷剂通路；150、160、170：内插器；190：冷却装置；200、210、220：半导体芯片；240：基板；241、242：主面；250、260、270：存储器芯片；300：环绕槽；301、302、303：凹槽；330：区域；400、410、420：内插器；423：一端；404、414、424：凹槽；429：另一端；500、540、550：热管；600：半导体装置；1100、1110、1120：内插器；1300：凹槽；1500：热管；1510、1520：直线部分；1530：弯曲部分；1610、1620、1630、1640、1650、1660：半导体芯片；1601：过孔组；1611：上表面；1612：下表面；1700：半导体装置；1702：基板；1711：上表面；1713、1714：侧面；1722：下表面；1710、1720、1730、1740、1750、1760：内插器；1791、1792：凹槽；1793、1794：开口；1800：计算机单元；1810：计算机；1812：主基板；1820：安装座；1840：计算机***；1850：冷却***；1860：浸液槽；1870：制冷剂；1890：箭头；2900：盖；2910：电极兼夹持部件；3020：夹持部件；3030：电极；3200：正电极；3210：负电极；3220：电极夹持部件；3240：电容器；3500：弹簧；3600：不存在盖、凹槽以及电极的内插器；3610：带槽内插器；3620：第一层的FC-BGA转换衬底；3630：第一层的半导体芯片；3770：BGA凸块；3800：底部填充胶；3810：FC焊垫；3820：内插器；3900：FC-BGA转换衬底、半导体的开孔的上部部分；3910：FC-BGA转换衬底、下部部分；3930：半导体芯片；3940：BGA凸块；3950：供对准用的金属棒或兼具供电功能的金属棒通过的孔；3960：散热器、散热器的下方开设有四角孔；4000：盖；4010：***金属板簧的孔；4020：电极；4030：弹簧；4040：电容器；4100：第一层的半导体封装件；4110：第二层的半导体封装件；4120：小BGA凸块；4130：对准用的金属棒；4140：散热器；4150：复合物；4200：第一层FC-BGA转换衬底；4210：BGA凸块；4220：散热器的位置；4230：供对准用金属棒通过的孔；4300：避开散热器且不存在BGA的区域；4400：凹槽；4410：FC球；4420：底部填充胶；4430：内插器；4610：不存在能够连结TSV的凹槽的内插器；4620：背面避开TSV开凿有供制冷剂通过的凹槽的半导体。

Claims (35)

1.一种三维层叠集成电路，在三维层叠集成电路各自的集成电路之间以及最下面的集成电路下方分别具备多个内插器，多个所述内插器分别设置有制冷剂的移动路径，设置于多个所述内插器的多个所述制冷剂的移动路径相互连接。
2.根据权利要求1所述的三维层叠集成电路，其中，
多个所述内插器具有：
第一内插器，设置有凹槽；和
第二内插器，设置于所述第一内插器的设有所述凹槽的面与所述集成电路的下表面之间，将设置于所述第一内插器的所述凹槽封堵，
所述制冷剂的移动路径由夹在形成于各个所述第一内插器的所述凹槽与所述第二内插器之间的空间和贯通所述集成电路、所述第一内插器以及所述第二内插器的孔形成；
所述制冷剂在由夹在所述凹槽与所述第二内插器之间的空间和贯通多个所述集成电路、所述第一内插器以及所述第二内插器的孔形成的空间中流通。
3.根据权利要求1所述的三维层叠集成电路，其中，
所述制冷剂的移动路径由夹在分别形成于多个所述内插器的凹槽和所述集成电路之间的凹槽中延伸的热管形成；
所述移动路径成为配置于所述凹槽中的所述热管通过所述三维层叠集成电路的外侧到达下一层的所述内插器的所述热管的路径，所述制冷剂在所述移动路径中流通。
4.根据权利要求3所述的三维层叠集成电路，其中，
形成于多个所述内插器中至少一个内插器的凹槽包括形成至该内插器的边缘的第一凹槽和第二凹槽；
所述热管具有：
第一部分，配置于所述第一凹槽；
第二部分，配置于所述第二凹槽；以及
第三部分，在所述内插器的外部弯曲，并连接所述第一部分和所述第二部分。
5.根据权利要求2至4中任一项所述的三维层叠集成电路，其中，
在多个内插器中，刻在相邻的内插器的凹槽在相邻的内插器之间实质上相互正交。
6.根据权利要求1至5中任一项所述的三维层叠集成电路，其中，
多个所述集成电路经由导通孔连接。
7.根据权利要求1至6中任一项所述的三维层叠集成电路，其中，
多个所述集成电路层与形成有凹槽的内插器层通过包含芯片粘合剂、粘合带的粘接剂粘接或者压接。
8.根据权利要求1至7中任一项所述的三维层叠集成电路，其中，
所述三维层叠集成电路包括：
基板；
设置于所述基板的HBM(高带宽存储器)；以及
设置于所述基板的多个运算装置、多个通用GPU以及多个通用DSP装置的三维阵列，
在所述多个运算装置、所述多个通用GPU以及所述多个通用DSP装置与所述HBM之间配置有所述基板，或者，在所述多个运算装置、所述多个通用GPU以及所述多个通用DSP装置与所述基板之间配置有所述HBM。
9.根据权利要求1至8中任一项所述的三维层叠集成电路，其中，
不使用冷却管，通过在铜或铝板、或者硅衬底基板上形成供制冷剂流通的凹槽，并通过垂直方向的孔连接上下的层而构成管路。
10.根据权利要求1所述的三维层叠集成电路，其中，
不使用冷却管，通过在铜或铝、或者硅衬底基板上形成供制冷剂流通的纵横的凹槽，使凹槽延伸至基板的端部且敞开，从而通过浸液使制冷剂从半导体的周围面侵入各层并从各层中释放而对半导体的内侧进行冷却，无需构成层方向的供制冷剂流通的管路，
纵横的凹槽避开构成TSV的部分，
通过利用设置至内插器的端部为止的凹槽使制冷剂在各层与外部流通，从而简化了冷却***的结构，
在将铜或铝的层作为构成凹槽的部件***的情况下，需要利用硅衬底充满构成垂直方向的TSV的部分的铜或铝板的孔的部分。
11.根据权利要求9或10所述的三维层叠集成电路，其中，
通过在衬底层上利用蚀刻、雕刻、计算机NC进行切削、或者通过冲压纵横开凿凹槽而构成供制冷剂通过的凹槽，
供制冷剂通过的凹槽呈V字状、U字状或者コ字状。
12.根据权利要求1至11中任一项所述的三维层叠集成电路，其中，
在凹槽仅为一方向的情况下，安装密封件，防止具备注入口和排出口的密闭式的气蚀而非浸液的三维半导体冷却装置和方法，在浸液的情况下，通过在一个方向或纵横呈敞开式仅具有注入口，而使排出口在液体中敞开，从而通过从注入口施加正压来防止气蚀。
13.一种三维层叠集成电路，其中，
在与以往同样的独立的BGA或以此为准的半导体封装件中安装独立的半导体，此时，通过在封装件的上表面设置连结BGA端子的几何学形状的焊垫，能够沿纵向将独立的半导体封装件上下堆叠任意层；利用堆叠的BGA端子等的球栅的间隙，通过浸液进行冷却；半导体封装和冷却方法，在半导体的下部安装BGA的球栅，在上部表面安装有与BGA接触的几何学形状的焊垫，并以浸液为前提；将进行了本项记载的设计的层叠集成电路上下堆叠，并以浸液为前提构成三维层叠集成电路；
各半导体封装件上下堆叠并被保持按压以防错位；在保持机构中，为了使堆叠的半导体不会错位，也可以具有引导件；冷却液在BGA端子等的球栅的间隙中流动；另外，冷却液并不在内插器之间流动，各半导体除了在上表面追加几何学形状的焊垫以外，由目前的半导体封装件构成，因而制造上的困难性不会增大；由于数据路径与包含接点的纵向的厚度相对应，因此，能够实现高速的相互连接，无需对现有的半导体的制造方法进行任何变更，就能够实现本发明的本质。
14.根据权利要求13所述的三维层叠集成电路，其中，
焊垫通过弹簧接触。
15.根据权利要求13、14所述的三维半导体的冷却方法，其中，
将通过焊垫堆叠的半导体的纵向的连接作为纵向的总线，从而使堆叠的存储器、处理器的动作高速化。
16.根据权利要求1至15中任一项所述的三维层叠集成电路，其中，
不仅是CPU、GPGPU、虚拟货币挖掘的中央运算装置的运算部分，HBM也搭载在本方式的冷却方式的三维半导体上、或者在层间***存储器层。
17.一种构成运算装置的装置和方法，其中，
在夹着权利要求16所述的存储器层的情况下，只要通过TSV仅将运算层与存储器层之间结合即可，因而存储器总线的杂散电容最小化，能够进行超高速运算。
18.根据权利要求1至17中任一项所述的三维层叠集成电路，其中，
作为不仅与BGA接触，而且防止因为气蚀的压力而使三维冷却半导体分解的部件，在上下(PCB的背面和半导体背面)准备包含铝板的金属板，并用夹子在四个以上的点进行夹持，
铝板与PCB之间夹着包含绝缘体的部件。
19.根据权利要求1至18中任一项所述的三维层叠集成电路，其中，
通过在多个部位设置用于冗余性的数据路径的TSV，并使多个包含不良部位的处理器阵列重叠，从而数据路径也可以存在不良部位，处理器元件也可以在最初包含不良部位的微细半导体的三维安装中，以不良部位逐渐增加的方式使用。
20.根据权利要求1至19中任一项所述的三维层叠集成电路，其中，
在不会因为浸液引起气蚀的温度下进行运用。
21.根据权利要求1至20中任一项所述的三维层叠集成电路，其中，
尽管是浸液，但通过在半导体的任意一个侧面安装连接器，并利用泵在正压下注入溶液，从而防止气蚀。
22.根据权利要求1至21中任一项所述的三维层叠集成电路，其中，
设置声音传感器，使用声音传感器的输出控制时钟频率而防止发生气蚀并进行运用。
23.根据权利要求22所述的三维层叠集成电路，其中，
作为防止用于防止气蚀的三维冷却半导体分解的部件，在上下(PCB的背面和半导体背面)准备包含铝板的金属板，并用夹子在四个以上的点进行夹持，
铝板与PCB之间夹着包含绝缘体的部件。
24.根据权利要求23所述的三维层叠集成电路，其中，
利用声音传感器检测因为制冷剂沸腾而产生的哨声，并将频率控制在不会引起哨声的范围内而进行运用。
25.根据权利要求24所述的三维层叠集成电路，其中，
为了防止共振而改变凹槽的深度、长度，以防哨声共振，
该情况下，为了改变凹槽的长度，半导体呈梯形，
在存在纵横凹槽的情况下，为了防止纵横各自的共振，梯形成为不规则形状。
26.根据权利要求13所述的半导体，其中，
在层叠BGA封装件而成的半导体的角部或边缘部、或者双方设置电极，并使金属棒状的电极与该电极接触，从而供给阻抗低且稳定的GND和供电电位，
金属棒状的电极也可以呈在正极和负极双方之间具有电容器的结构。
27.根据权利要求26所述的半导体，其中，
为了按压层叠的半导体且供给阻抗低且稳定的电位，也可以具备具有将各电极相互连接的功能的盖，
为了按压半导体，盖也可以带有弹簧等，
另外，为了连接正极和负极各自的电位，盖也可以具有将各自的电位相互连接的路径。
28.根据权利要求10、11、12所述的半导体，其中，
第一层的衬底也可以是不带凹槽的通常的FC-BGA衬底，
第一层的半导体与第一层的内插器通过TSV连接，
第一层的FC-BGA衬底和第一层的半导体之间，为了防止水进入与第一层的半导体之间的FC焊垫中，利用底部填充胶等加固FC焊垫周围。
29.根据权利要求28所述的半导体，其中，
其衬底与半导体芯片的层叠部分利用底部填充胶等对FC焊垫进行加固，以防制冷剂浸透FC焊垫。
30.根据权利要求10、11、12、28以及29所述的半导体，其中，
供制冷剂通过的凹槽和具有TSV的FC焊垫的区域并非必须相互交替地存在，由于若纵向的TSV区域过多，则构成半导体的区域消失，因而具有TSV的FC焊垫的区域也可以是限定的数量，
凹槽与凹槽也可以相邻。
31.根据权利要求10、11、12、28、29以及30所述的半导体，其中，
与权利要求26、27同样地在半导体的角部或边缘部、或者双方设置电极，并使金属棒状的电极与该电极接触，从而供给阻抗低且稳定的GND和供电电位，金属棒状的电极也可以呈在正极和负极双方之间具有电容器的结构；为了按压层叠的半导体且供给阻抗低且稳定的电位，也可以具备具有将各电极相互连接的功能的盖；为了按压半导体，盖也可以带有弹簧等；另外，为了连接正极和负极各自的电位，盖也可以具有将各自的电位相互连接的路径。
32.根据权利要求13所述的半导体，其中，
在用于与上层的BGA端子上下连接的权利要求13所述的上表面设置有焊垫的封装件，由设置有封装件本身收纳半导体的凹坑的FC-BGA衬底和散热器的盖构成，
与通常的FC-BGA衬底不同的部分在于，在除了凹坑以外的上表面具有用于与上一层的BGA封装件连接的几何学形状的焊垫电极(焊盘)；凹坑的部分具有与半导体接合的FC凸块；在通常的FC-BGA衬底上应追加的部分是追加中央开设有收纳半导体的孔的衬底，并在表面上设置以贯通孔的形式向上延伸并用于连接上部封装件的BGA凸块的焊垫(焊盘)的部分；
之所以不在半导体表面的部位的上表面设置BGA焊垫，是为了在半导体部分的衬底的凹坑之上设置散热器，并涂敷复合物而形成盖；
凹坑的部分也可以构成为：接合在衬底的制造工序中在中央开设了收纳半导体的孔的衬底，并以贯通孔的形成连接构成封装件下部的衬底和上部的焊垫(焊盘)部分的状态；在第一层和第二层及其之后的BGA凸块与焊垫(焊盘)的间隔为相同间隔的情况下，也可以将全部层BGA凸块与焊垫垂直地通过贯通孔结合，从而构成本次构成的三维半导体的内部总线；
或者，也可以利用FC球直接将半导体芯片与上盖的FC-BGA衬底接合，并利用FC球将衬底和半导体芯片纵向接合。
33.根据权利要求13、32所述的半导体，其中，
半导体本身也可以在全部层中相同；在第一层的FC-BGA衬底上具有与上方的层连接的焊垫，上盖的衬底贯通具有焊垫；第二层及其之后的FC-BGA衬底的边缘部的BGA具有在衬底内纵向贯通并与上盖连接的焊垫；
锡焊于PCB的第一层以外的第二层及其之后的层也可以由小的凸块的BGA构成；
第一层的上表面的BGA焊垫和第二层及其之后的BGA凸块以及焊垫用于层间耦合，也可以采用比第一层小的凸块和凸块间隔；第一层的上表面的BGA焊垫和第二层及其之后的BGA凸块以及焊垫既可以包含外部总线连接，也可以不包含；
也可以仅由最底层的芯片承担与外部总线的相互连接；在小凸块的BGA连接不包含外部总线连接的情况下，信号传播距离变得极短，因而能够进行高速的时钟动作；另外，由于信号是非终端连接，因而成为考虑了与PCI总线同样反射的动作方式；由于由小凸块的BGA构成，因此，为了提高层叠的对准精度，也可以在上部FC-BGA衬底以及下部FC-BGA衬底层上开孔，并通过引导销等进行层叠；
在权利要求26、权利要求27所述的电源供给方法中，也可以在引导销的孔中通过电镀设置电极，将引导销兼用作用于供给电源的杆。
34.根据权利要求13、32以及33所述的半导体，其中，
通过不使用权利要求33所述的小凸块的BGA凸块，而采用全部层相同大小的BGA凸块，从而在第二层及其之后的层中也用带有与第一层完全相同的收纳半导体芯片的凹坑的FC-BGA衬底构成封装件，并与复合物一起用散热器封闭封装件；通过将封盖封装件的、散热器的部分的BGA凸块拆除，而将外部连接总线用的BGA凸块配置于被芯片阻挡而无法纵向贯通的芯片的下部的内侧，并在外侧配置芯片间相互连接用的BGA凸块，从而也可以仅将外部连接用的一部分的BGA凸块拆除，而除了不存在一部分BGA凸块之外，利用以全部层中相同的半导体、以及全部层中相同的衬底为基础的封装件构成第二层及其之后的层。
35.根据权利要求10、11、12、28、29以及30所述的半导体，其中，
并非必须在内插器上开凿供制冷剂通过的凹槽，也可以在半导体的背面开凿；该情况下，内插器发挥使TSV通过的作用和保护涂敷有复合物的半导体表面的作用；层叠的半导体、内插器之间也可以利用底部填充胶、粘合剂(涂敷)或粘合膜等防水固定；由此，与内插器上不开凿凹槽相应地半导体变薄，从而内插器的热阻降低。
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