CN111627943A - 半导体装置及其形成方法 - Google Patents

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Abstract

一种形成半导体装置的方法，包含形成光感区域于基材的前侧上。形成第一层于基材的后侧且第一层被图案化以形成多个网格线。网格线可定义出多个第一区域和多个第二区域。第二层可形成于后侧、网格线、第一区域和第二区域的暴露部分上，且第三层形成于第二层上。第二层和第三层可具有不同的蚀刻速率，且第三层被图案化，从而可由多个第一区域上方除去第三层。

Description

半导体装置及其形成方法
技术领域
本揭露是关于一种半导体装置及其制造方法，且特别是一种后侧图像传感器网格及其制造方法。
背景技术
背照光式(Back-side illuminated，BSI)传感器是半导体装置，且其能有效的捕捉光子及产生相应的电子信号。在其他应用中，因BSI传感器具有较高的效率、提供较高的分辨率且可减少制造成本，故BSI传感器被用于消费性电子产品等其他应用中，并取代传统的前照光式传感器。为了形成BSI传感器，并同逻辑电路和内互连结构，光侦测装置〔例如光电二极管(photo diodes)〕在基材上形成。基材的后侧被制为通过基材的后侧，暴露光侦测装置于潜在光源。
响应通过后侧到达侦测装置的光子的刺激，BSI传感器可产生电子信号。电子信号(例如电流信号)的大小取决于各光侦测装置所接收的入射光的强度。BSI传感器可被制为光侦测装置的矩阵。这些传感器的信号输出可被聚集，以产生数字、像素化的影像。
为了减少在传感器间的光学互扰(optical cross-talk)及/或增进传感器的分辨率，被基体中不同的光侦测装置所接收的光可通过网格(一般由金属形成)，此些网格是被设计以隔离光及/或过滤特定频率。精确制造的网格是被要求最小化或避免光损耗及光反射，其中光损耗及光反射可能损害BSI传感器的量子效率。
发明内容
因此，本揭露的一实施例的一态样是提供一种形成半导体装置的方法。形成多个光感区域于基材的前侧上。图案化于基材的后侧上的第一层，以形成定义多个第一区域和多个第二区域的多个网格线。形成第二层于后侧的多个暴露部分、网格线、第一区域和第二区域上。形成第三层于第二层上。图案化第三层，而由第一区域上除去第三层。
本揭露的一实施例的另一态样是提供一种形成半导体装置的方法，包含形成多个感测区域于基材的前侧上。形成绝缘层于基材的后侧上。图案化于绝缘层上的导体网格，导体网格定义多个第一区域和多个第二区域，每一第一区域至少部份地覆盖于基材的前侧上相应的感测区域。形成蚀刻停止层于绝缘层与导体网格上。形成过滤层于蚀刻停止层上。由第一区域上除去过滤层，及形成多个光学层于后侧上。
本揭露的一实施例的又一态样是提供一种装置，包含半导体基材、多个感测区域、第一层、多个导体网格线、第二层及第三层。半导体基材包含前侧与后侧。多个感测区域设置于基材的前侧上。第一层设置于基材的后侧上，第一层是具有实质界于
Figure BDA0002385376640000021
与
Figure BDA0002385376640000022
间的厚度的绝缘层。多个导体网格线形成于第一层上，导体网格线定义多个第一区域和多个第二区域，每一第一区域至少部分地覆盖相应感测区域。第二层设置于第二区域和至少一部分的导体网格线上，其中第二层是具有实质界于
Figure BDA0002385376640000023
与
Figure BDA0002385376640000024
间的厚度的绝缘层。第三层设置于第二层上，第三层是导电的，且第三层包含氮化层或金属层的至少一者，其中第三层具有实质界于
Figure BDA0002385376640000025
与
Figure BDA0002385376640000026
间的厚度，且第三层至少部分地吸收具有实质界于10nm与1000nm间的波长的辐射。
附图说明
当结合随附图式阅读时，自以下详细描述将最佳地理解本揭露的一实施例的态样。应注意，根据工业中的标准实务，图式中的各特征并非按比例绘制。实际上，可出于论述清晰的目的任意增减所说明的特征的尺寸。
〔图1A〕至〔图7A〕显示根据本揭露的实施例形成半导体装置的例示顺序的制程步骤的示意图；
〔图8A〕至〔图11A〕显示根据本揭露的实施例形成半导体装置的例示顺序的制程步骤的示意图；
〔图12A〕至〔图13A〕显示根据本揭露的实施例形成半导体装置的例示顺序的制程步骤的示意图；
〔图1B〕至〔图13B〕显示对应于图1A至图13A各自的线段X1-X2的剖视示意图；
〔图14〕是绘示根据本揭露的实施例的代表性的BSI传感器制程的例示流程图；
〔图15〕是绘示根据本揭露的实施例代表性的网格制程的例示流程图；
〔图16〕是绘示根据本揭露的实施例代表性的网格制程的例示流程图；
其中，符号说明：
100:集成电路装置 102:基材
104:前表面 106:后侧
114:感测区域 120:多层内互连
130:层间介电层 132:介层窗
134:导线 140:载体芯片
170:介电层 210,210a,210b:网格线
215,215a,215b:区域 310:蚀刻停止层
410:过滤层 414:感测元件
510,702:光阻层 615:角
810:剥离层 815,816:顶表面部分
1400,1500,1600:制程
1402,1404,1406,1408,1410,1412,1414,1416,1502,1504,1506,1508,1512,1514,1516,1518,1602,1604,1606,1608,1610,1612,1614,1618:步骤
具体实施方式
以下揭露提供许多不同实施例或例示，举例来说，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露的一实施例。这些当然仅是做为例示，其目的不在构成限制。举例而言，元件的尺寸并不限于本揭露的一实施例的范围或数值，但可取决于制程条件及/或装置所需的性质。再者，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接附接的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征无直接附接的实施例。为简化及清楚，各种特征可以不同的尺寸任意绘示。
此外，空间相对性用语，例如「下方(beneath)」、「在…之下(below)」、「低于(lower)」、「在…之上(above)」、「高于(upper)」等，是为了易于描述图式中所绘示的元件或特征和其他元件或特征的关系。空间相对性用语除了图式中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。
图1A至图7A是绘示根据本揭露的实施例形成半导体装置的例示顺序的制程步骤的示意图。图1B至图7B是提供对应于图1A至图7A各自的线段X1-X2的剖视示意图。应理解，有关于图1A至图7A中所表示的制程操作，于这些图式所代表的制程之前、之中或之后，额外的操作可被提供。额外地或替换地，下述的一些操作在一些特定的例子中可被替换或省略。再者，操作/步骤的顺序是可交换的。
图1A是绘示在完成前侧制程后，半导体装置的后侧的俯视(平面图)示意图。在图1A和图1B中，半导体装置包含具有前表面104和后侧106的基材102。在所述的实施例中，基材102可为包含硅的半导体基材。替换地或额外的，基材102可包含其他元素半导体，例如锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含SiGe、GaAsP、Alin As、AlGaAs、GanAs、GanP及/或GanASP的合金半导体；或前述的组合。基材102可为绝缘层上覆半导体(semiconductor on insulator，SOI)。基材102可包含掺杂的外延层、梯度半导体层及/或覆盖于不同类型的另一半导体层上的半导体层，例如在硅锗层上的硅层。
取决于集成电路装置100的设计需求，基材102可为p型基材或n型基材。举例来说，基材102可为p型基材，且其包含如硼、镓、铟、其他适合的p型掺质或前述组合的P型掺质。在其他实施例中，基材102可为n型基材，且其含有如磷、砷、其他适合的n型掺质或前述组合的N型掺质。替换地或额外地，基材102可包含各种p型掺杂区域及/或n型掺杂区域。在各种步骤和技术中，使用如离子注入或扩散的制程可实施掺杂。
基材102可包含独立的特征〔图未绘示，例如硅局部氧化(local oxidation ofsilicon，LOCOS)及/或浅沟槽隔离(Shallow Trench Isolation，STI)〕以分隔(或隔离)形成在基材102内的各种区域及/或装置。举例来说，隔离特征可将多个感测区域114彼此分隔。隔离特征可包含氧化硅、氮化硅、氮氧化硅、其他适合的材料或前述的组合。隔离特征可藉由任何适合的制程形成。举例来说，STI的形成包含光刻制程、在基材内蚀刻沟槽(举例来说，藉由使用干式蚀刻及/或湿式蚀刻)及以介电材料填充沟槽(举例来说，藉由使用化学气相沉积制程)。填充沟槽可具有多层结构，例如以氮化硅或氧化硅填充的热氧化衬垫层。
在图1A和图1B中所绘示的半导体装置包含多个感测区域114(亦称为像素)。感测区域114侦测指向基材102后侧106的辐射的强度(亮度)。在一些实施例中，感测区域114可被配置以侦测可见光。可替代地，感测区域114可被配置以侦测红外线(IR)、紫外线(UV)、X射线、微波、其他辐射类型或前述的组合。其次，在一些特定的实施例中，感测区域114可被配置以显示对特定光线波长(例如红光(R)、绿光(G)、蓝光(B)的波长)的敏感度。在这样的例子中，感测区域114可被配置以侦测具有特定波长的光线的强度(亮度)。独立的感测区域114可被排列为在像素数组中的像素。
在一些实施例中，感测区域114可包含光传感器(例如光电二极管)。光传感器包含可侦测不同波长强度(亮度)的光线感测区域(或光感区域)。举例来说，感测区域114可包含光侦测装置，以侦测红光、绿光、蓝光的波长。在这样的例子中。感测区域114可包含掺杂区域，且掺杂区域具有形成于基材102内的n型掺质及/或p型掺质，例如沿着基材102的前表面104。感测区域114可为n型掺杂区域，且感测区域114可藉由各种技术形成，例如扩散及/或离子注入。感测区域114可更包含一或多个钉扎层(pinned layer)。举例来说，感测区域114可包含设置在基材内且位于前表面104的钉扎层、设置在基材内且位于后侧106的钉扎层，或者设置在前述两者内，故感测区域114是设置在钉扎层(分别设置在基材的前表面和后表面)间。钉扎层可包含掺质层，取决于感测区域114的设计需求，掺质层可掺杂n型及/或p型。钉扎层可配置以在光侦测期间避免界面空乏(interface depletion)〔即中和界面(neutralize interface)状态〕，且钉扎层可配置以藉由提供额外的电荷以稳定感测区域114。因此，钉扎层可配置以改善暗电流、增进敏感度及提升感测区域的饱和度。感测区域114亦可包含各种晶体管，例如传送晶体管(transfer transistor)(图未绘示)、重置晶体管(reset transistor)(图未绘示)、源极随耦器晶体管(source-follower transistor)(图未绘示)、选择晶体管(select transistor)(图未绘示)、其他适合的晶体管或前述的组合。感测区域114和各种晶体管〔两者共同称为像素电路(pixel circuitry)〕可被连接并配置以使感测区域114可侦测特定光线波长的强度与使感测区域114发射电气响应。额外的电路、输入单元及/或输出单元可被提供于感测区域114，以对感测区域114供应操作环境，及/或对感测区域114提供通讯。
半导体装置亦可包含设置于前表面104上的多层内互连(multilayerinterconnect，MLI)120。如图1B中所示，MLI 120可被设置与感测区域114接触。为了操作感测区域114并可对射入的辐射作出回应，MLI 120可耦合半导体装置的各种元件(例如感测区域114与相关的晶体管)。MLI 120包含各种导体特征，导体特征可包含各种垂直内互连(例如接触及/或介层窗132)及/或平行的内互连(例如导线134)。介层窗132和导线134可包含导体材料，例如金属。举例来说，介层窗132和导线134可包含铝、铝/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或前述的组合。各种介层窗132和导线134可视为内互连。藉由包含物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapordeposition，CVD)或前述组合的制程，可形成内互连。形成介层窗132和导线134的其他制造技术可包含光刻制程和蚀刻，以图案化导电材料，而形成垂直和平行的内互连。仍可实施其他制造制程，以形成MLI 120，例如：热退火，以形成金属硅化物。使用于多层内互连的金属硅化物可包含镍化硅、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒(erbiumsilicide)、硅化钯或前述的组合。可替换地，各种介层窗132和导线134可包含铜的多层内互连，其可包含铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或前述的组合。藉由包含PVD、CVD或前述的组合的制程，可形成铜内互连。应理解，MLI 120并不限于数量、材料、尺寸及/或所述的介层窗132和导线134，因此，取决于半导体装置的设计需求，MLI120可包含任何数量、材料、尺寸及/或所述的导体特征。
MLI 120的介层窗132和导线134可设置于层间介电层(interlayer dielectric或inter-level dielectric，ILD)130。ILD 130可包含氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅、干凝胶(Xerogel)、气凝胶(Aerogel)、氟化非晶碳(amorphousfluorinated carbon)、双-苯并环丁烯(bis-benzocyclobutene，BCB)、聚酰亚胺(polyimide)、其他适合的材料或前述的组合。ILD 130可具有多层结构。藉由包含旋转涂布、CVD溅镀或其他适合的制程，可形成ILD 130。在一例子中，MLI 120和ILD 130可在包含镶嵌制程(例如双镶嵌制程或单镶嵌制程)的集成制程中形成。
载体芯片140可设置与MLI 120接触且在前表面104上。举例来说，载体芯片140可结合MLI 120。在一些实施例中，载体芯片140可包含硅。可替换地，载体芯片140可包含其他适合的材料，例如玻璃或二氧化硅。载体芯片140可对形成在基材102的前表面104上的各种特征(例如感测区域114)提供保护，且载体芯片140亦可对加工后侧106提供机械强度与支撑。
在一些实施例中，半导体装置可包含设置在基材的后侧106上的特定层。举例来说，半导体装置可包含抗反射层，抗反射层可包含介电材料(例如氮化硅或氮氧化硅)和介电层170。介电层170可设置在感测区域114上。在一些实施例中，中介层(interveninglayers)可被提供于介电层170和感测区域114间。举例来说，抗反射层可形成于介电层170和感测区域114间。
介电层170可具有实质约
Figure BDA0002385376640000071
至的厚度(即从基材起算的高度)。举例来说，介电层170可具有实质界于
Figure BDA0002385376640000073
至
Figure BDA0002385376640000074
的厚度，或者介电层170可具有实质为
Figure BDA0002385376640000075
的厚度。再者，在所述的实施例中，介电层170是含氧化物的层。在一些实施例中，在完成前侧的步骤和结合基材102到载体芯片140后，介电层170可形成于半导体装置上。在其他实施例中，介电层170可包含绝缘层覆硅基材的埋入氧化层(buried oxide layer，BOX)。举例来说，在后侧106制程期间，当绝缘层覆硅基材的处理层(handle layer)被完全地蚀刻，基材的BOX可形成介电层170。
如图2A和2B所示，在形成或暴露介电层170后，网格线210可形成在介电层170上。藉由图案化设置于介电层170上的反射层，网格线210可被形成。举例来说，使用CVD、PVD、原子层沉积(atomic Layer Deposition，ALD)、电镀或其他适合的方法的任一者，金属层(例如钨)可形成于介电层170上。保护层可形成于金属层上，以覆盖形成网隔线的导体层的区域。当金属层暴露于蚀刻剂，以形成网格线210时，金属层的暴露区域(未被保护层保护的区域)可被蚀刻。可替换地，以剥离制程(lift-off processes)或其他定义网格线210的适合方法，可形成网格线210。
用于形成网格线210的反射层可包含如钨、钴、钛、铝、铜及/或铝铜的金属。可替换地，或额外地，网格线210可以不同金属的多层形成。举例来说，以包含钛、氮化钛、钽、氮化钽、铝、钨、铜、铜合金、前述的合金或前述的组合的多个的层，可形成网格线210。再者，取决于半导体装置的设计需求，网格线210可包含其他材料层，例如半导体层及/或介电层。
网格线210可具有实质界于
Figure BDA0002385376640000081
至
Figure BDA0002385376640000082
的厚度。举例来说，网格线210可具有实质为
Figure BDA0002385376640000083
至
Figure BDA0002385376640000084
的厚度。可替换地，在一些实施例中，网格线210可具有实质界于
Figure BDA0002385376640000085
至
Figure BDA0002385376640000086
的厚度。然而，在其他实施例中，网格线210可具有实质为
Figure BDA0002385376640000087
至
Figure BDA0002385376640000088
的厚度。
如图2A所示，网格线210可在介电层170上定义出多个区域215(例如区域215a与区域215b)。根据对应于感测区域114的像素矩阵，区域215可被排列为不同的周期性图案。如此，如图2A所示，区域215可被排列在介电层170上的矩阵中。在一些实施例中，网格线210(例如网格线210a与网格线210b)可定义出区域的两种类型，包含第一区域215a和第二区域215b，此些第一区域215a覆盖对应的感测区域114，且此些对应的感测区域114形成于前表面104上第二区域215b不覆盖感测区域114。实际上，如图2B所示，第一区域215a可实质地对准在前表面104上的感测区域114，而第二区域215b可不覆盖任何感测区域114。
在一些实施例中，相较于第二区域215b，第一区域215a可有较大的表面积，且第一区域215a可被多个第二区域215b围绕。举例来说，如图2A中所示，每个第二区域215b可被至少四个不同的第一区域215a结合。再者，如图2A所示，区域215可被塑型为具有不同形状及/或边数的多边形。在一些实施例中，相较于定义第二区域215b的多边形，第一区域215a可被具有较多边数的多边形所定义。举例来说，当第一区域215a可被塑型为八边形，第二区域215b可被塑型为四边形。然而，在其他实施例中，区域215可多边形所定义，而此些多边形并非八边形或四边形，或者此些多边形包含形状组合，此些形状组合包含八边形或四边形与其他类型的多边形的一或多种组合。额外地，任何数量的区域215a和区域215b可被配置为一致的形状。类似地，任何数量的区域215a和区域215b可出现不一致的形状。举例来说，在特定实施例中，第一区域215a和第二区域215b两者均可被定义为六边形、五边形或具有不规则形状的聚合物。
除了定义区域215的形状及/或边数的差异，区域215具有不同的尺寸大小条件。举例来说，相较于第二区域215b，第一区域215a的面积较大。在一些实施例中，相较于第二区域215b的任一者，每个第一区域215a可具有较大的面积。替换地，或额外地，相较于四个第二区域215b所组合的区域，每一第一区域215a的面积较大。举例来说，请参阅图2A，相较于被四个区域215b所占据的组合区域，单一区域215a的面积较小，例如四个区域215b直接相邻于单一区域215a。
在一些实施例中，定义区域215的网格线210可全部具有相同的宽度。然而，在其他实施例中，如图2A中所示，网格线210具有不同的宽度。举例来说，网格线210b(定义第二区域215b)的宽度可为大于网格线210a(描绘区域215a的部份)的宽度。
如图3A与3B所示，于形成网格线210(线210a及/或线210b)后，蚀刻停止层310可形成于基材102的后侧106上，且于网格线210和介电层170上。蚀刻停止层310可被沉积，以共形地覆盖介电层170的暴露区域和所形成网格线210。举例来说，使用共形地沉积蚀刻停止层310的CVD方法(例如：等离子辅助化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)、ALD或共形沉积绝缘层的其他适合方法)，可形成蚀刻停止层310。
蚀刻停止层310可包含如氧化物、碳化物、氮化物或氮氧化物的绝缘材料的一或多层。用于形成蚀刻停止层310的材料可选择为具有高光穿透系数和高蚀刻选择性。举例来说，蚀刻停止层310可以二氧化硅来形成，以促进光透射至感测区域114。再者，蚀刻停止层310可具有实质界于
Figure BDA0002385376640000091
至
Figure BDA0002385376640000092
或
Figure BDA0002385376640000093
至
Figure BDA0002385376640000094
的厚度。在其他实施例中，蚀刻停止层310可具有实质界于
Figure BDA0002385376640000095
至
Figure BDA0002385376640000096
Figure BDA0002385376640000097
的厚度。再者，在一些实施例中，基于蚀刻停止层310和过滤层410间的蚀刻率比值，蚀刻停止层310可被选择。亦即，蚀刻停止层310的选择性可基于选择性地蚀刻过滤层410的能力，且不蚀刻蚀刻停止层310(或不显著地蚀刻蚀刻停止层310)。对每种材料不同的蚀刻率(或选择性蚀刻)可使过滤层410的过度蚀刻最小化，而不损害半导体装置的其他层。
如图4A与4B所示，过滤层410可被形成于蚀刻停止层310上。过滤层410可被形成以提供关于背照光式(Back-side illuminated，BSI)的LED闪烁衰减(LED flickerreduction，LFR)，以改善BSI性能。在一些实施例中，过滤层410可共型地沉积，如关于图4B中所述。举例来说，藉由CVD、PVD、ALD、电镀或其他适合的方法，可形成过滤层410，其中此些方法可产生覆盖结构的顶部与侧壁的共型层，例如蚀刻停止层310。
过滤层410可包含氮化层或金属层。举例来说，过滤层410可包含如Ti、TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的导体材料的一或多层。可替换地或额外地，可以TiN、TaN、TaAlC、TiC、TiAl、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的一或多者形成过滤层410。在一实施例中，可使用TaAlC、TiAl或Al形成过滤层410。过滤层410的厚度可实质界于
Figure BDA0002385376640000101
至
Figure BDA0002385376640000102
的范围。举例来说，在一些实施例中，过滤层可具有实质界于
Figure BDA0002385376640000103
至
Figure BDA0002385376640000104
的厚度。使用于形成过滤层410的材料和厚度可被选择，因此过滤层410并不会完全地阻断光子透射，而是过滤特定范围的波长，以允许透光的发生。举例来说，使用于过滤层410的材料和厚度可被选择，致使过滤层410减少或消除实质界于10nm至10000nm的波长的透射，并允许落在此范围外的波长的透射。在其他实施例中，过滤层410的材料和厚度可被选择，故过滤层允许实质界于10nm至10000nm的波长的透射，并减少或消除落在此范围外的波长的透射。在任何此些实施例中，使用于蚀刻停止层310的材料和厚度可被选择的，致使对被过滤层410阻断或允许的波长，蚀刻停止层310允许较大透射。
如图5A和5B所示，光阻层510可被形成以准备蚀刻过滤层410的部份。正性光阻或负性光阻可被使用于光阻层510。此外，不同的沉积方法(包含但不限于旋转涂布和滚动式涂布)可被使用于光阻层510。在一些实施例中，光阻层510的厚度是与网格线210的厚度相关。举例来说，以网格线210的厚度的至少两倍，光阻层510可被形成。举例来说，如网格线210具有实质为
Figure BDA0002385376640000105
的厚度，光阻层510可被形成为具有实质为至少
Figure BDA0002385376640000106
的厚度。在其他情形下，光阻层510厚度可为厚度其是独立于网格线210的厚度。举例来说，光阻层510可被形成为具有实质界于
Figure BDA0002385376640000107
至
Figure BDA0002385376640000108
间任何的厚度。举例来说，光阻层510可具有实质界于
Figure BDA0002385376640000109
至
Figure BDA00023853766400001010
的厚度。
在形成光阻层510后，光阻层510被图案化，而只覆盖第二区域215b。图案化光阻层510可包含进行光刻及发展光阻，以在光阻中形成开口。例示的图案化步骤包含光阻层的软烤、屏蔽对准、曝光、曝光后烘烤、显影光阻层、清洗和干燥(例如硬烘烤)。可替换地，图案化光阻层510可包含无屏蔽(mask-less)光刻，例如电子束写入及离子束写入。
由于辐射穿过第一区域215a到达感测区域114，而可选择由第一区域215a上除去过滤层410，以促进光透射并增进量子效率。因此，藉由从第一区域215a上除去光阻层510，可图案化光阻层510，以准备蚀刻过滤层410。更进一步，光阻层510亦可被图案化，以从网格线210顶表面完全去除，并留下仅在第二区域215b上的光阻层510。然而，为减少图案化光阻层510的光刻制程的复杂度，可进行光阻层510的图案化，故仅去除多个网格线210的宽度的部份的光阻层510。举例来说，光阻层510可被图案化，故由网格线210的宽度的至少一半除去光阻层510。举例来说，光阻层510可由网格线外部515被除去，但留下覆盖于网格线内部516。
如图6A与6B所示，在蚀刻制程期间，图案化的光阻层510可被使用为保护于第二区域215b上的层(留下在第一区域215a上的暴露的层)的蚀刻屏蔽。亦即，光阻层510为蚀刻制程(包含干式蚀刻、湿式蚀刻及/或其他蚀刻方法)打开第一区域215a。
蚀刻可以对过滤层410具选择性的蚀刻剂完成。举例来说，当过滤层410包含TiN，蚀刻可以选择性地蚀刻TiN的含氟气体(例如SF6、CF4、CHF3或C4F8气体)进行。依据使用于过滤层410的材料，其他蚀刻剂亦具选择的，蚀刻剂可包含湿式蚀刻剂及/或干式蚀刻剂。再者，蚀刻剂或蚀刻制程的组合可被用于蚀刻第一区域215a上暴露的过滤层410。举例来说，暴露的过滤层410可先使用干式蚀刻，且最终再使用湿式蚀刻被蚀刻。选择的蚀刻剂或蚀刻剂的群组可对形成于介电层170内的多个层具有不同的蚀刻速率。举例来说，选择的蚀刻剂可以高蚀刻速率蚀刻过滤层410，而以低蚀刻速率(或可忽略不计的蚀刻速率)蚀刻蚀刻停止层310。在此种方法中，因蚀刻制程允许过滤层410的过度蚀刻，由第一区域215a除去过滤层410的蚀刻制程可具有较长的时间容差(time tolerance)。
当蚀刻停止层310并不包含在BSI制程时，由第一区域215a除去过滤层410可为时间敏感性的且难以控制。缺乏充足的控制可能导致蚀刻不足(under-etching)，其可造成较差的量子效率，起因于一些过滤层410会留在第一区域215a，且残留的过滤层410后续可阻挡指向感测区域114的辐射。在另一方面，过度蚀刻亦可导致装置性能的问题与损害。举例来说，过度蚀刻可造成半导体芯片中其他层在无意中除去。举例来说，其他层是在除去过滤层410后被蚀刻。这种不欲的蚀刻可能损及透射层的质量。过度蚀刻亦可能造成介电层170的劣化，以及阻碍感测区域114的量子效率。再者，过度蚀刻亦可能损及网格线210，而产生减少量子效率的不均匀网格线，举例来说，藉由产生不欲的反射来降低量子效率。然而，相较蚀刻停止层310，使用以较快速率蚀刻过滤层410的蚀刻剂，允许过滤层410暴露长于所需的时间，且减少过度蚀刻其他层。因此，对蚀刻停止层310和过滤层410使用具有不同蚀刻速率的蚀刻剂，可助于一些制造方法，并提升终端装置的可靠性。
相较于蚀刻蚀刻停止层310，选择的蚀刻剂或蚀刻剂的群组可较快地蚀刻过滤层410。此外，相较于网格线210，选择的蚀刻剂可较快地蚀刻过滤层410快。举例来说，相较于蚀刻停止层310的蚀刻速率，选择的蚀刻剂可以至少三倍快的蚀刻速率蚀刻过滤层410。再者，相较于蚀刻剂蚀刻蚀刻停止层，选择的蚀刻剂可以至少12倍的蚀刻速率蚀刻网格线。在这样的实施例中，因网格线210蚀刻显著地快于过滤层410，在过滤层410的蚀刻制程期间，蚀刻停止层310可保护网格线210免于过度蚀刻。前述的蚀刻比值是例示，不同的蚀刻速率关系是可基于选择的蚀刻剂或蚀刻剂的群组。如此，在过滤层410、蚀刻停止层310和网格线210间的蚀刻速率关系可取决于选择的蚀刻制程而有所不同。
如图6B所示，蚀刻制程由第一区域215a上除去过滤层410。额外地，亦如图6B所示，蚀刻制程可部分地由第一区域215a上除去一些蚀刻停止层310。使用蚀刻停止层310允许半导体装置对于选择性蚀刻剂的过度暴露，而对损害较低层具较低的风险。然而，虽以低速率，当蚀刻停止层310暴露于蚀刻剂时，蚀刻停止层310仍可被蚀刻。如此，在蚀刻制程后，第一区域215a可被较薄的蚀刻停止层310覆盖。亦即，在第一区域215a上的一些蚀刻停止层310亦可在蚀刻制程期间被蚀刻去除。类似地，在一些实施例中，网格线210的顶表面未被光阻层510保护，藉由蚀刻制程，在网格线210的暴露部分上的蚀刻停止层310可被薄化。
在一些实施例中，于蚀刻制程后，第一区域215a的角615可被至少一些余留的蚀刻停止层310覆盖。一些蚀刻制程的方向性可导致第一区域215a的角615中较低的蚀刻速率。因此，在一些实施例中，相较于在第一区域215a的中间的蚀刻停止层，蚀刻停止层可具有较大的厚度而更接近角615。
如图7A与图7B所示，在第二区域215b上的余留的光阻层510可被除去。举例来说，光阻层510可被暴露于有机溶剂，且此有机溶剂由半导体装置溶解并除去余留部分的光阻层510。如光阻的干式蚀刻的其他方法可被使用于去除余留的光阻层510。
图7A与图7B显示作为图像传感器的具有网格的半导体装置。网格藉由网格线210形成，且过滤层410可避免在感测区域114间的光学互扰，并提升量子效率。此外，在过滤层410的蚀刻制程期间，蚀刻停止层310的使用限制半导体装置其他层的损害。
图8A至图11A是绘示根据本揭露另一实施例半导体装置的例示顺序制程的示意图。图8B至图11B是对应于图8A至图11A的线段X1-X2的剖视示意图。应理解，于图8A至图11A中所示的制程之前、之中或之后，额外的操作可被提供，且在方法的额外实施例中，下述一些操作可被替换或省略。操作/制程的顺序是可互换的。再者，与前述实施例的相同或相似的配置、结构、材料、操作或制程，可被使用于此实施例中，且详细的说明可被省略。
在此实施例中，过滤层410是以非共形沉积被沉积，且过滤层410可以剥离制程来图案化。此外，在此实施例中，在过滤层410被图案化后，蚀刻停止层310被选择性地除去。
在蚀刻停止层310形成后(产生类似于图3A和3B中所示的半导体装置)，于蚀刻停止层310上的剥离层810可被形成且被图案化。剥离层810可为以旋转涂布或其他适合的方法沉积的光阻层。举例来说，剥离层810可以单层光阻的旋转涂布来形成。替换地或额外地，剥离层810可以具有不同蚀刻图案的多层光阻来形成，以产生有助于剥离层810的剥离的底切。举例来说，剥离层810可被形成为双层光阻。当暴露于显影剂时，双层光阻的底层可具有等向蚀刻性质，双层光阻的顶层可具有异向蚀刻性质。
在一些实施例中，剥离层810的厚度可相关于网格线210或过滤层410的厚度。举例来说，剥离层810可被形成为网格线210的至少两倍的厚度。若网格线210厚度具有
Figure BDA0002385376640000131
的厚度，剥离层810可形成为至少
Figure BDA0002385376640000132
替换地或额外地，剥离层810可形成为过滤层410的至少10倍厚。举例来说，若过滤层410将形成为具有
Figure BDA0002385376640000133
的厚度，剥离层810可形成为具有至少
Figure BDA0002385376640000134
的厚度。然而，剥离层810可具有独立于其他层的厚度。举例来说，在一些实施例中，剥离层810可具有实质界于
Figure BDA0002385376640000141
至
Figure BDA0002385376640000142
的厚度。在这样的实施例中，剥离层810可具有实质界于
Figure BDA0002385376640000143
至
Figure BDA0002385376640000144
的厚度。替换地，当剥离层810形成为双层，底层可有实质界于
Figure BDA0002385376640000145
至
Figure BDA0002385376640000146
的厚度，而顶层可有实质界于
Figure BDA0002385376640000147
至
Figure BDA0002385376640000148
的厚度。
在形成剥离层810后，剥离层810被图案化而仅覆盖第一区域215a。为准备形成仅在第二区域215b上的过滤层410，剥离层810可被图案化，以仅覆盖第一区域215a。在此种方法中，过滤层410将不会形成于第一区域215a上。如关连图6A与6B中的前述内容，由特定区域除去过滤层410可提升底部感测区域114的量子效率。再者，剥离层810亦可被图案化，故剥离层810可由网格线210的顶表面被除去，而留下仅在第一区域215a上的剥离层810。然而，为了减少剥离层810光刻的复杂度，剥离层810的图案化可被进行，以仅由多个网格线210的宽度的部分除去层。举例来说，剥离层810可被图案化，故剥离层810可由网格线210的顶表面部分815被除去，且剥离层810仍可保护网格线210的顶表面部分816。
如图9A与图9B所示，一旦剥离层810在蚀刻停止层310上被沉积并图案化，过滤层410可被形成在半导体装置上所有暴露的层上。在一些实施例中，如图9B所示，过滤层410可以非共形制程形成，且仅在半导体装置上的多个层的顶表面可被过滤层410覆盖。然而，在其他实施例中，过滤层410可以共形制程形成，且在半导体装置上的多个层的顶表面和侧壁可被覆盖。
如图10A和图10B所示，剥离层810可由半导体装置除去。如此，过滤层410可由被剥离层810保护的区域215上被清除，但未被剥离层810保护的区域215上的过滤层410可被留下。在一些实施例中，使用对剥离层810具有选择性的蚀刻剂除去剥离层810。举例来说，当剥离层810是光阻，可使用光阻剥离液除去剥离层810。除去剥离层810亦由区域215除去被剥离层810保护的过滤层410。如此，在一些实施例中，如图10A所示，在剥离制程后，过滤层410可仅在第二区域215b之上。
如图11A与图11B所示，在除去剥离层810后，蚀刻停止层310可选择性地由第一区域215a除去。如此，此实施例可包含藉由蚀刻蚀刻停止层310的暴露区域，以由多个第一区域215a除去蚀刻停止层310。
在一些实施例，不留下覆盖第一区域215a的蚀刻停止层310是希望的，以提升感测元件414的量子效率。举例来说，若蚀刻停止层310的厚度可影响感测区域114的量子效率，则除去蚀刻停止层310是要求的。在这样的例子中，对蚀刻停止层310具选择性的蚀刻制程是被进行的，以除去暴露的蚀刻停止层310。可选择用于此制程的蚀刻剂，以快速地蚀刻蚀刻停止层310，且最低程度地蚀刻过滤层410。举例来说，当过滤层410是金属层且蚀刻停止层310是介电层，图11B中的蚀刻所选用的蚀刻剂可仅除去介电材料且不蚀刻金属材料。如此，过滤层410可作为蚀刻剂的屏蔽，而蚀刻剂除去暴露的蚀刻停止层310。再者，如图11B所示，此蚀刻制程可为具方向性的或异向性的，以最小化侧壁的蚀刻。举例来说，可以深度反应性离子蚀刻(reactive ion eatching，RIE)进行蚀刻停止层310的蚀刻，以最小化侧壁蚀刻。
图12A和图13A是绘示根据本揭露另一实施例半导体装置的例示顺序制程的示意图。图12B和图13B是对应于图12A和图13A的线段X1-X2的剖视示意图。应理解，于图12A和图13A所示的制程之前、之中或之后，额外的操作可被提供，且在方法的额外实施例中，下述一些操作可被替换或省略。操作/制程的顺序是可互换的。再者，与前述实施例的相同或相似的配置、结构、材料、操作或制程，可被使用于此实施例中，且详细的说明可被省略。
在此实施例中，于光阻层510被图案化且过滤层410由第一区域215a蚀刻移除后，类似于图6A和图6B，在蚀刻蚀刻停止层310的期间，光阻层510的余留部分可被留在半导体装置上，以保护第二区域215b。在此实施例中，为了最小化蚀刻停止层310所造成潜在量子效率的缺点，蚀刻停止层310可由第一区域215a选择性地除去。
可使用具选择性的蚀刻剂蚀刻蚀刻停止层310。举例来说，当蚀刻停止层310以氧化层来形成时，可以对氧化物具有高度选择性的蚀刻剂制程(例如CHFx结合O2及/或Ar)，除去蚀刻停止层310。由于光阻并未从半导体装置除去，余留的光阻层510保护于第二区域215b上的过滤层410和蚀刻停止层310。如此，仅有在第一区域215a上的蚀刻停止层310被蚀刻。
如图13A和图13B所示，保护于第二区域215b上的多个层的余留的光阻层510可被除去。举例来说，光阻层510可被暴露于有机溶剂及/或光阻剥离液，其中有机溶剂及光阻剥离液是由半导体装置溶解并除去光阻层510的余留部分。如光阻的干式蚀刻的其他方法亦可被用于除去余留的光阻层510。
图13A和图13B显示作为图像传感器的具有网格的半导体装置。由网格线210和过滤层410形成的网格可避免在感测区域114间的光学互扰，并提升感测区域114的量子效率。此外，蚀刻停止层310已由第一区域215a上除去，以最小化感测区域114的量子效率衰减。
图14是根据本揭露另一实施例代表BSI传感器制程1400的例示流程图。整体的BSI制程1400说明制造完整的BSI传感器的例示方法。
制程1400可以步骤1402为起始，其中为制造提供包含前侧与后侧的基材。举例来说，基材102被提供于步骤1402。
在步骤1404中，前侧制程可在基材上进行。举例来说，感测区域114和MLI 120(包含ILD 130、介层窗132和导线134)可在基材102的前侧(即前表面104)被制造。
制程1400可继续步骤1406，其中经处理的基材可结合至载体芯片。举例来说，基材102可被翻转颠倒，且MLI 120可结合至载体芯片140。
在步骤1408中，基材的后侧可被薄化，因此传感器可较接近翻转基材的顶表面。举例来说，当基材102是SOI基材，SOI基板层(handle layer)可在步骤1408中被薄化。然而，在步骤1408中，其他类型的基材可被薄化。
在基材的后侧上，制程1400可继续额外的制程。在步骤1410中，在基材的后侧可形成介电层。举例来说，在基材102的后侧106形成介电层170。
在步骤1412中，在其他目的中，在介电层170上的网格可被形成，以最小化光学互扰并增进量子效率。在步骤1412中形成的网格可以相关于图1至图13所述的方法来形成。替换地或额外地，在步骤1412中形成的网格可以制程1500和制程1600来形成，其是于图15和图16中说明。然而，在步骤1412中形成的形式，替换的方法亦可被实施。
在步骤1414中，于基材的后侧上形成光学层。举例来说，光学层(包含抗反射涂料、彩色滤光器和微透镜)可形成在网格线210、区域215及/或介电层170上。
制程1400可继续在步骤1416中的封装BSI传感器。举例来说，在步骤1416中，玻璃芯片可被结合并被格栅化，以封装BSI传感器。
图15是根据本揭露另一实施例代表网格制程的例示流程图。制程1500以流程步骤说明有关于图1至图13所说明的形成BSI传感器的网格。
制程1500可以步骤1502起始，其中网格可在BSI装置的后侧上方的介电层上被沉积及被图案化。举例来说，在步骤1502中，网格线210可在介电层170上被形成并被图案化。网格线210可在介电层170上定义出多个区域215。
在步骤1504中，蚀刻停止层可形成于BSI装置的后侧上。举例来说，蚀刻停止层310可共形地形成于后侧106上，并覆盖在多个区域215中的网格线210及介电层170的暴露部分。在步骤1506中，过滤层可形成于BSI装置的后侧上。过滤层的厚度和材料可被选择，以具有所要求的光学性质。举例来说，过滤层41可形成于蚀刻停止层310上。
在步骤1508中，光阻可被沉积并被图案化。举例来说，光阻层510可被沉积并被图案化，以保护过滤层410的一些区域。在步骤1510中，过滤层410的暴露区域(未被光阻保护的区域)可使用对过滤层410具选择性的蚀刻剂来蚀刻。在一些实施例中，相较于过滤层，使用于步骤1510的蚀刻剂可以较低的速率来蚀刻步骤1504的蚀刻停止层。
在步骤1512中，决定是否有需要由BSI装置的一些区域除去蚀刻停止层。举例来说，若蚀刻停止层具有造成光透射问题的厚度，或者蚀刻停止层不允许所要求的量子效率，则可决定蚀刻停止层应被除去(步骤1512：否)。制程1500可继续步骤1514，且蚀刻停止层的暴露区域可由半导体装置被蚀刻。举例来说，在未被光阻层510保护的区域中，蚀刻停止层310可由半导体装置以RIE蚀刻来去除。替换地，可决定蚀刻停止层可留在感测区域上(步骤1512：是)。当蚀刻停止层是薄的且具有高穿透系数，蚀刻停止层可留在感测区域上，而不影响光学装置的量子效率。举例来说，若蚀刻停止层310不影响感测元件414的量子效率，蚀刻停止层310可被留在第一区域215a上方。在这样的实施例中，制程1500可继续步骤1516，并除去剩余的光阻。举例来说，使用光阻剥离液，光阻层510的余留部分可被除去。
在步骤1518中，网格可被完成。举例来说，可在步骤1518中进行清洗步骤或退火步骤，以完成网格。
图16是根据本揭露实施例代表网格制程的例示流程图。制程1600以流程步骤说明有关于图1至图13所说明的形成BSI传感器的网格。
制程1600可以步骤1602起始，其中网格可在BSI装置的后侧上方的介电层上被沉积及被图案化。举例来说，在步骤1602中，网格线210可在介电层170上被形成并被图案化。在步骤1604中，蚀刻停止层可形成于BSI装置的后侧上。举例来说，蚀刻停止层310可以非共形制程于后侧106上被形成，覆盖在多个区域中的网格线210及介电层170的暴露部分的顶表面，但不覆盖这些层的侧壁。然而，在其他实施例中，蚀刻停止层310的形成可以共形制程被完成。
在步骤1606中，剥离制程的光阻可被沉积并被图案化。举例来说，剥离层810(包含一或多层光阻层)可被形成并被图案化，以保护介电层170的一些区域。在步骤1608中，介电层170的暴露区域(未被剥离层810保护的区域)，可以过滤层410覆盖。在一些实施例中，过滤层410可以非共形制程形成，覆盖在多个区域中网格线210、剥离层810及介电层170的暴露部分的顶表面，但不覆盖这些层的侧壁。然而，在其他实施例中，过滤层410可被共形地形成。
在步骤1610中，剥离制程可除去光阻，清除在BSI传感器上的任何光阻和在光阻上的过滤层410。举例来说，藉由暴露剥离层810到光阻剥离液或其他溶剂，剥离层810可被除去。此制程不仅可除去剥离层810，亦可除去在剥离层顶部上的过滤层410。
在步骤1612中，如同制程1500的步骤1512，可决定是否需要由BSI装置的一些区域除去蚀刻停止层。当决定蚀刻停止层应被除去(步骤1612：否)，制程1600可继续制程1614，且蚀刻停止层的暴露区域可由半导体装置被蚀刻。然而，当决定蚀刻停止层可留在感测区域上(步骤1612：是)，制程1600可继续步骤1616并除去剩余光阻。在步骤1618，类似于步骤1518，可藉由，例如，清洗步骤或退火步骤完成网格。
在一些情形下，BSI传感器可得利于在光源和光侦测装置间的网格，以减少在邻近装置间的光学互扰，而增进其量子效率。网格隔离射入的光线，而可被使用于过滤不希望的频率，且因散射或其他类似的原因，网格可被配置以减少或最小化光损耗。然而，如未斟酌，网格的制造关系到潜在传感器损坏的特定挑战。举例来说，网格不精确的制造可能劣化在传感器上的介电层，其可能影响传感器的不一致，并使传感器对入射光反应。再者，若网格线未被谨慎的制造，网格线可能造成不规则的形状或轮廓，其不但未增进光感装置的表现，可能减少装置的一致性与效率。这些在BSI传感器上实施网格的许多其他挑战中，可存在且复杂化具有网格的BSI传感器的整体制程上。
本揭露提供多个不同的实施例以于BSI传感器上形成网格，而因在网格制造期间的蚀刻步骤，对其他层所造成的受损甚小或无受损。所揭露的为网格制造的蚀刻停止层，可促进网格制造并改善装置表现。举例来说，包含蚀刻停止层310允许由特定区域过度蚀刻过滤层410，伴随对网格线210及/或介电层170的小风险的受损。不欲的蚀刻可能影响传感器的结果和性能。因此，相关于不精准蚀刻的制造上的错误，可藉由在网格的制造中引入蚀刻停止层来避免。此外，相较于BSI传感器的其他层，具有高透光及高蚀刻选择性的选择蚀刻停止层310允许闪烁衰减层(flicker reduction layer)的产生，且此些闪烁衰减层的最终装置不具有量子效率减损。再者，因蚀刻停止层可形成于整个基材，而避免额外的光刻制程，本揭露的实施例无需额外的屏蔽步骤。举例来说，蚀刻停止层310可共形沉积于整个基材102上方，且无需额外的屏蔽。如此，蚀刻停止层310的采用并不显著的增加制造成本与复杂度。就至少这些因素，本揭露的实施例的优点可对BSI的制造产生更精确且简易的制程，而增进BSI装置的可靠性与产率的两者。
应理解，并非所有的优点均需于此处讨论，无特定的优点是针对所有的实施例与例示，且其他实施例与例示可提供不同的优点。
根据本揭露的一态样，一种形成半导体装置的方法。形成多个光感区域于基材的前侧上。图案化于基材的后侧上的第一层，以形成定义多个第一区域和多个第二区域的多个网格线。形成第二层于后侧的多个暴露部分、网格线、第一区域和第二区域上。形成第三层于第二层上。图案化第三层，而由第一区域上除去第三层。
根据本揭露的一实施例，图案化第三层的操作包含形成第四层于第三层上。图案化第四层，而由第一区域上除去第四层。使用蚀刻剂来蚀刻第三层的多个暴露区域，以及由后侧除去第四层的多个余留部分。根据本揭露的一实施例，图案化第四层的操作包含由每一网格线的至少一部分上除去第四层。根据本揭露的一实施例，定义第二区域的每一网格线的宽度是大于定义第一区域的每一网格线的宽度。除去第四层的操作包含由每一网格线的至少一半的宽度上除去第四层。根据本揭露的一实施例，除去第四层的操作包含由每一网格线上完全除去第四层。根据本揭露的一实施例，相较于蚀刻剂蚀刻第二层，蚀刻剂以较快速率蚀刻第三层；以及相较于蚀刻剂蚀刻第一层，蚀刻剂以较快速率蚀刻第三层。根据本揭露的一实施例，相较于蚀刻剂蚀刻第一层，蚀刻剂以至少快三倍的速率蚀刻第三层；以及相较于蚀刻剂蚀刻第二层，蚀刻剂以至少快十二倍的速率蚀刻第一层。根据本揭露的一实施例，蚀刻第三层的暴露区域的操作包含暴露第三层的区域于氟气。根据本揭露的一实施例，蚀刻剂为第一蚀刻剂；以及方法更包含，于图案化第三层的操作后，藉由使用第二蚀刻剂来蚀刻第二层的暴露区域，由第一区域除去第二层，第二蚀刻剂不同于第一蚀刻剂，第二蚀刻剂对第二层具选择性。根据本揭露的一实施例，形成第四层的操作包含，沉积具有厚度的光阻层，光阻层的厚度是第一层的厚度的至少两倍。根据本揭露的一实施例，沉积光阻层的操作包含，旋转涂布光阻层到实质界于
Figure BDA0002385376640000201
与
Figure BDA0002385376640000202
间的厚度。根据本揭露的一实施例，第二层是薄于第三层；以及相较于第三层，第二层是更可透光的。根据本揭露的一实施例，第三层至少部份地过滤波长实质界于10nm与1000nm间的辐射。根据本揭露的一实施例，每一第一区域是被塑型为第一多边形。每一第二区域是被塑型为第二多边形，第二多边形较该第一多边形具有更少的多边。第一区域的至少一者是相邻于第二区域的至少四者。第一区域的至少一者是大于第二区域的至少四者。根据本揭露的一实施例，图案化第一层的操作包含，形成反射层，反射层包含钨、钴、钛、铝或铝铜的至少一者，反射层具有实质界于
Figure BDA0002385376640000203
与
Figure BDA0002385376640000204
间的厚度。形成第二层的操作包含，形成绝缘层，绝缘层包含氧化硅、碳化硅、氮化硅或氮氧化硅的至少一者，绝缘层具有实质界于
Figure BDA0002385376640000205
与
Figure BDA0002385376640000206
间的厚度。形成第三层的操作包含，形成过滤层，过滤层包含氮化层或金属层的至少一者，过滤层具有实质界于
Figure BDA0002385376640000207
与
Figure BDA0002385376640000208
间的厚度。根据本揭露的一实施例，形成反射层的操作包含，形成钨层，钨层具有实质界于
Figure BDA0002385376640000209
与
Figure BDA00023853766400002010
间的厚度。形成绝缘层的操作包含，形成氧化层，氧化层具有实质界于
Figure BDA00023853766400002011
与
Figure BDA00023853766400002012
间的厚度。形成过滤层的操作包含，形成氮化钛层，氮化钛层具有实质界于
Figure BDA00023853766400002013
与
Figure BDA00023853766400002014
间的厚度。根据本揭露的一实施例，形成第二层的操作包含，形成共形氧化层，共形氧化层具有实质界于
Figure BDA00023853766400002015
与
Figure BDA00023853766400002016
间的厚度。形成第三层的操作包含，形成共形氮化层。
根据本揭露的另一态样，一种形成半导体装置的方法，包含形成多个感测区域于基材的前侧上。形成绝缘层于基材的后侧上。图案化于绝缘层上的导体网格，导体网格定义多个第一区域和多个第二区域，每一第一区域至少部份地覆盖于基材的前侧上相应的感测区域。形成蚀刻停止层于绝缘层与导体网格上。形成过滤层于蚀刻停止层上。由第一区域上除去过滤层，及形成多个光学层于后侧上。
根据本揭露的又一态样，一种装置，包含半导体基材、多个感测区域、第一层、多个导体网格线、第二层及第三层。半导体基材包含前侧与后侧。多个感测区域设置于基材的前侧上。第一层设置于基材的后侧上，第一层是具有实质界于
Figure BDA0002385376640000211
与
Figure BDA0002385376640000212
间的厚度的绝缘层。多个导体网格线形成于第一层上，导体网格线定义多个第一区域和多个第二区域，每一第一区域至少部分地覆盖相应感测区域。第二层设置于第二区域和至少一部分的导体网格线上，其中第二层是具有实质界于
Figure BDA0002385376640000213
与
Figure BDA0002385376640000214
间的厚度的绝缘层。第三层设置于第二层上，第三层是导电的，且第三层包含氮化层或金属层的至少一者，其中第三层具有实质界于
Figure BDA0002385376640000215
与
Figure BDA0002385376640000216
间的厚度，且第三层至少部分地吸收具有实质界于10nm与1000nm间的波长的辐射。
根据本揭露的一实施例，第二区域的每一者是相邻于第一区域的至少二者。第二层亦设置于第一区域上。第三层亦设置于导体网格线的至少一部分上；以及设置于第一区域的第二层的厚度是小于设置于第二区域的第二层的厚度。
前述内容概述若干实施例的特征以使得熟习此项技术者可较佳地理解本揭露的一实施例的内容态样。熟习此项技术者应理解，其可容易地使用本揭露的一实施例的内容做为设计或修改其他制程及结构的基础用于进行本文中所介绍的实施例的相同的目的及/或达成相同的优点。熟习此项技术者应同时意识到，此等等效建构不偏离本揭露的一实施例的内容的精神及范畴，且其可在本文中进行各种变化、替代及修饰而不偏离本揭露的一实施例的内容的精神及范畴。
再者，虽所述的实施例已在本文中说明，本文的范围包含熟习此项技术者依照本揭露的一实施例中可思及的实质相等的元件、修饰、省略、组合(例如各种实施例的型态的组合)、调整及/或替代的任何与所有实施例。举例来说，例示***显示的组成的标号或方向是可被修饰的。此外，参阅附图所示的例示方法，其步骤的顺序或片段可被修饰，且步骤可被增加或省略。
因此，前述说明仅是为了说明的目的而呈现，其对所揭露的确切形式或所揭露的实施例并非详尽无疑且并不作为限制。修改或改写对熟习此项技术者，是由说明书所思及和本揭露实施例所实践可显而易见的。
基于使用于专利范围的语言，专利范围以广泛解释，且不受限于本说明书中所说明的实施例，其中例示是以非专属建构。再者，所述方法的步骤可以任何方式被修饰，包含藉由重新排列步骤及/或***或删除步骤。

Claims (10)

1.一种形成半导体装置的方法，其特征在于，该形成半导体装置的方法包含：
形成多个光感区域于基材的前侧上；
图案化于所述基材的后侧上的第一层，以形成定义多个第一区域和多个第二区域的多个网格线；
形成第二层于所述后侧的多个暴露部分、所述网格线、所述第一区域和所述第二区域上；
形成第三层于所述第二层上；以及
图案化所述第三层，而由所述第一区域上除去所述第三层。
2.如权利要求1所述的方法，其特征在于，其中所述图案化所述第三层的操作包含：
形成第四层于所述第三层上；
图案化所述第四层，而由所述第一区域上除去所述第四层；
使用蚀刻剂来蚀刻所述第三层的多个暴露区域；以及
由所述后侧除去所述第四层的多个余留部分。
3.如权利要求2所述的方法，其特征在于，其中所述图案化所述第四层的操作包含由每一所述网格线的至少一部分上除去所述第四层。
4.如权利要求2所述的方法，其特征在于，其中所述蚀刻所述第三层的所述暴露区域的操作包含暴露所述第三层的所述区域于氟气。
5.如权利要求2所述的方法，其特征在于，其中：
所述蚀刻剂为第一蚀刻剂；以及
所述方法更包含，于所述图案化所述第三层的操作后，藉由使用第二蚀刻剂来蚀刻所述第二层的所述暴露区域，由所述第一区域除去所述第二层，所述第二蚀刻剂不同于所述第一蚀刻剂，所述第二蚀刻剂对所述第二层具选择性。
6.如权利要求1所述的方法，其特征在于，其中：
所述第二层是薄于所述第三层；以及
相较于所述第三层，所述第二层是更可透光的。
7.如权利要求1所述的方法，其特征在于，其中
每一所述第一区域是被塑型为第一多边形；
每一所述第二区域是被塑型为第二多边形，所述第二多边形较所述第一多边形具有更少的多边；
所述第一区域的至少一者是相邻于所述第二区域的至少四者；以及
所述第一区域的所述至少一者是大于所述第二区域的所述至少四者。
8.一种形成半导体装置的方法，其特征在于，所述形成半导体装置的方法包含：
形成多个感测区域于基材的前侧上；
形成绝缘层于所述基材的后侧上；
图案化于所述绝缘层上的导体网格，所述导体网格定义多个第一区域和多个第二区域，每一所述第一区域至少部份地覆盖于所述基材的所述前侧上相应的所述感测区域；
形成蚀刻停止层于所述绝缘层与所述导体网格上；
形成过滤层于所述蚀刻停止层上；
由所述第一区域上除去所述过滤层；以及
形成多个光学层于所述后侧上。
9.一种装置，其特征在于，所述装置包含：
半导体基材，包含前侧与后侧；
多个感测区域，设置于所述基材的所述前侧上；
第一层，设置于所述基材的所述后侧上，所述第一层是具有实质界于
Figure FDA0002385376630000021
与
Figure FDA0002385376630000022
间的厚度的绝缘层；
多个导体网格线，形成于所述第一层上，所述导体网格线定义多个第一区域和多个第二区域，每一所述第一区域至少部分地覆盖相应感测区域；
第二层，设置于所述第二区域和至少一部分的所述导体网格线上，其中所述第二层是具有实质界于
Figure FDA0002385376630000031
与
Figure FDA0002385376630000032
间的厚度的绝缘层；以及
第三层，设置于所述第二层上，所述第三层是导电的，且所述第三层包含氮化层或金属层的至少一者，其中所述第三层具有实质界于
Figure FDA0002385376630000033
与
Figure FDA0002385376630000034
间的厚度，且所述第三层至少部分地吸收具有实质界于10nm与1000nm间的波长的辐射。
10.如权利要求9所述的装置，其特征在于，其中：
所述第二区域的每一者是相邻于所述第一区域的至少二者；
所述第二层亦设置于所述第一区域上；
所述第三层亦设置于所述导体网格线的至少一部分上；以及
设置于所述第一区域的所述第二层的厚度是小于设置于所述第二区域的所述第二层的一厚度。
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