CN111613616A - 显示面板及显示装置 - Google Patents
显示面板及显示装置 Download PDFInfo
- Publication number
- CN111613616A CN111613616A CN202010490691.3A CN202010490691A CN111613616A CN 111613616 A CN111613616 A CN 111613616A CN 202010490691 A CN202010490691 A CN 202010490691A CN 111613616 A CN111613616 A CN 111613616A
- Authority
- CN
- China
- Prior art keywords
- metal film
- mos transistor
- display panel
- insulating layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 80
- 239000002184 metal Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 61
- 239000011241 protective layer Substances 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HKBLLJHFVVWMTK-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti].[Ti] HKBLLJHFVVWMTK-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920001230 polyarylate Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229920002430 Fibre-reinforced plastic Polymers 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Chemical group 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011151 fibre-reinforced plastic Substances 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
本发明实施例涉及显示技术领域，公开了一种显示面板及显示装置，显示面板包括：基板和设置在基板上的MOS晶体管，MOS晶体管的栅极和漏极，或栅极和源极短接；第一绝缘层，第一绝缘层与MOS晶体管同层设置；第一金属膜，第一金属膜设置在第一绝缘层上，第一绝缘层上开设有第一通孔，第一金属膜通过第一通孔与源极和漏极连接；第二绝缘层，第二绝缘层与第一金属膜同层设置；第二金属膜，第二金属膜设置在第二绝缘层上，第二绝缘层上开设有第二通孔，第一TP走线通过第二通孔与连接MOS晶体管未被短接的电极的第一金属膜连接，第一接地线通过第二通孔与连接MOS晶体管被短接的电极的第一金属膜连接。本发明提供的显示面板及显示装置能够提高产品良率及可靠性。
Description
技术领域
本发明实施例涉及显示技术领域，特别涉及一种显示面板及显示装置。
背景技术
现有的液晶显示(Liquid Crystal Display，LCD)面板、有机发光二极管显示(Organic Light Emitting Display，OLED)面板以及利用发光二极管(Light EmittingDiode，LED)器件的显示面板等平面显示面板因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、个人数字助理、数字相机、笔记本电脑、台式计算机等各种消费性电子产品，成为显示面板中的主流。现有技术中为了提高显示面板的性能，需求TP金属层线路较细，但在制备显示面板的过程中，TP金属层线路会形成ESD聚集，从而导致存在细线路容易被ESD击穿的问题，进而降低了产品良率，导致产品的可靠性不佳。
发明内容
本发明实施方式的目的在于提供一种显示面板及显示装置，其能够提高产品良率及可靠性。
为解决上述技术问题，本发明的实施方式提供了一种显示面板，包括：
基板；MOS晶体管，所述MOS晶体管设置在所述基板上，且所述MOS晶体管的栅极和漏极短接，或栅极和源极短接；第一绝缘层，所述第一绝缘层与所述MOS晶体管同层设置，且所述第一绝缘层包围所述MOS晶体管；第一金属膜，所述第一金属膜设置在所述第一绝缘层远离所述基板的一侧，所述第一绝缘层上开设有两个第一通孔，所述第一金属膜通过所述第一通孔分别与所述MOS晶体管的源极和漏极连接；第二绝缘层，所述第二绝缘层与所述第一金属膜同层设置，且所述第二绝缘层包围所述第一金属膜；第二金属膜，所述第二金属膜设置在所述第二绝缘层远离所述基板的一侧，所述第二绝缘层上开设有两个第二通孔，所述第二金属膜包括第一TP走线和第一接地线，所述第一TP走线通过一个所述第二通孔与连接所述MOS晶体管未被短接的电极的第一金属膜连接，所述第一接地线通过另一个所述第二通孔与连接所述MOS晶体管被短接的电极的第一金属膜连接。
另外，所述MOS晶体管为PMOS晶体管，所述PMOS晶体管的栅极和漏极短接。
另外，所述PMOS晶体管为多个，多个所述PMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述PMOS晶体管的源极与后一个所述PMOS晶体管的漏极连接。
另外，所述PMOS晶体管为多个，多个所述PMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述PMOS晶体管的源极与后一个所述PMOS晶体管的源极连接，前一个所述PMOS晶体管的漏极与后一个所述PMOS晶体管的漏极连接。
另外，所述MOS晶体管为NMOS晶体管，所述NMOS晶体管的栅极和源极短接。
另外，所述NMOS晶体管为多个，多个所述NMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述NMOS晶体管的漏极与后一个所述NMOS晶体管的源极连接。
另外，所述NMOS晶体管为多个，多个所述NMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述NMOS晶体管的源极与后一个所述NMOS晶体管的源极连接，前一个所述NMOS晶体管的漏极与后一个所述NMOS晶体管的漏极连接。
另外，所述显示面板还包括：第三绝缘层，所述第三绝缘层与所述第二金属膜同层设置，且所述第三绝缘层包围所述第二金属膜；第三金属膜，所述第三金属膜设置在所述第三绝缘层远离所述基板的一侧，所述第三绝缘层上开设有两个第三通孔，所述第三金属膜包括第二TP走线和第二接地线，所述第二TP走线通过一个所述第三通孔与连接所述MOS晶体管未被短接的电极的第二金属膜连接，所述第二接地线通过另一个所述第三通孔与连接所述MOS晶体管被短接的电极的第二金属膜连接。通过额外设置第二TP走线，且第二TP走线与第一TP走线并联，使得整体TP走线的阻值降低，从而减小了显示面板的功耗，提高了显示面板的可靠性。
另外，所述显示面板还包括：保护层，所述保护层与所述第三金属膜同层设置，且所述保护层包围所述第三金属膜。通过此种结构的设置，能够隔绝外界水氧进入第三金属膜，提高显示面板的可靠性。
本发明的实施例还提供了一种显示装置，包括上述的显示面板。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
MOS晶体管的栅极和漏极短接，或栅极和源极短接，以MOS晶体管的栅极和漏极短接为例，由于第一金属膜通过第一通孔分别与MOS晶体管的源极和漏极连接，第二金属膜的第一TP走线通过一个第二通孔与连接MOS晶体管的源极的第一金属膜连接，第二金属膜的第一接地线通过另一个第二通孔与连接MOS晶体管的漏极的第一金属膜连接，也就是说，MOS晶体管的栅极和漏极接地，源极和第一TP走线连接，当第一TP走线有ESD发生时，导致第一TP走线处的电压会不断升高，从而导致源极的电压不断升高，直至MOS晶体管的寄生二极管导通(栅极和漏极短接的MOS晶体管可以看做为一个二极管，当源极电压不断升高直至大于二极管的导通电压时，寄生二极管导通)，从而通过寄生二极管向接地端泄放静电电流，由于开始MOS晶体管的导通程度较弱，导致MOS晶体管的泄放静电能力较弱，第一TP走线上积累的电荷比泄放的电荷更多，导致第一TP走线的电压继续上升，使得MOS晶体管的源极电压更高，进而使MOS晶体管的导通能力和泄放电荷能力更强，直至MOS晶体管泄放电荷能力等于第一TP走线上电荷积累能力，第一TP走线的电压由升高趋势变为下降趋势，第一TP走线的电压不断下降，直至第一TP走线电压降为0，整个ESD过程结束，从而有效实现第一TP走线的静电保护，避免了第一TP走线被ESD击穿的现象的发生，提高了产品良率及可靠性。可以理解的是，MOS晶体管的栅极和源极可以达到与MOS晶体管的栅极和漏极短接相同的技术效果，为了避免重复，此处不再赘述。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本发明第一实施方式提供的显示面板的结构示意图；
图2是根据本发明第一实施方式提供的显示面板的等效电路图；
图3是根据本发明第一实施方式提供的显示面板的另一种等效电路图；
图4是根据本发明第一实施方式提供的显示面板的又一种等效电路图；
图5是根据本发明第一实施方式提供的显示面板的另一种结构示意图；
图6是根据本发明第一实施方式提供的显示面板的又一种结构示意图；
图7是根据本发明第二实施方式提供的显示面板的结构示意图；
图8是根据本发明第二实施方式提供的显示面板的等效电路图；
图9是根据本发明第二实施方式提供的显示面板的另一种等效电路图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本发明而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本发明所要求保护的技术方案。
本发明的第一实施方式涉及一种显示面板100，具体结构如图1及图2所示，包括：
基板1；MOS晶体管2，MOS晶体管2设置在基板1上，且MOS晶体管2的栅极21和漏极22短接；第一绝缘层3，第一绝缘层3与MOS晶体管2同层设置，且第一绝缘层3包围MOS晶体管2；第一金属膜4，第一金属膜4设置在第一绝缘层3远离基板1的一侧，第一绝缘层3上开设有两个第一通孔30，第一金属膜4通过第一通孔30分别与MOS晶体管2的源极23和漏极22连接；第二绝缘层5，第二绝缘层5与第一金属膜4同层设置，且第二绝缘层5包围第一金属膜4；第二金属膜6，第二金属膜6设置在第二绝缘5层远离基板1的一侧，第二绝缘层5上开设有两个第二通孔50，第二金属膜6包括第一TP走线61和第一接地线62，第一TP走线61通过一个第二通孔50与连接MOS晶体管2的源极23的第一金属膜4连接，第一接地线62通过另一个第二通孔50与连接MOS晶体管2的漏极22的第一金属膜4连接。
具体的说，基板1可以为玻璃基板，也可以采用柔性材料制备而成，例如：由酰亚胺(PI)、聚碳酸酯(PC)、聚醚砜(PES)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、多芳基化合物(PAR)或玻璃纤维增强塑料(FRP)等聚合物材料形成。基板1可以是透明的、半透明的或不透明的，以对设置在其上的各膜层的形成提供支撑。本实施方式并不对基板1的材质作具体限定。
在实际应用中，第一绝缘层3、第二绝缘层5的材质可以为氧化硅、氮化硅等，由于第一绝缘层3的厚度需要满足显示面板100需求的亚阈值摆幅(通常为0.3左右)，因此第一绝缘层3的厚度范围为110至130纳米，优选为120纳米。可以理解的是，第一绝缘层3和第二绝缘层5的材质可以相同，也可以不同，本实施方式并不对此作具体限定。
本实施方式中第一金属膜4可以为以钼为材质的单层结构，也可以为以钛-铝-钛为材质的复合结构，单层钼结构的金属膜厚度为200纳米至300纳米，此种厚度范围能够有效减薄电容的整体厚度(第一金属膜4为显示面板100电容的一部分)，从而减薄显示面板的整体厚度，提高显示面板的弯折性能；叠层钛-铝-钛结构的第一金属膜4厚度为700纳米至800纳米，此种结构的金属膜电阻率大，导电性强，能够更为快速的释放电容的存储电荷。
本发明的实施方式相对于现有技术而言，MOS晶体管2的栅极21和漏极22短接，由于第一金属膜4通过第一通孔30分别与MOS晶体管2的源极23和漏极22连接，第二金属膜6的第一TP走线61通过一个第二通孔50与连接MOS晶体管2的源极23的第一金属膜4连接，第二金属膜6的第一接地线62通过另一个第二通孔50与连接MOS晶体管2的漏极22的第一金属膜4连接，也就是说，MOS晶体管2的栅极21和漏极22接地，源极23和第一TP走线61连接，当第一TP走线61有ESD发生时，导致第一TP走线61处的电压会不断升高，从而导致源极23的电压不断升高，直至MOS晶体管2的寄生二极管导通(栅极21和漏极22短接的MOS晶体管2可以看做为一个二极管，当源极23电压不断升高直至大于二极管的导通电压时，寄生二极管导通)，从而通过寄生二极管向接地端泄放静电电流，由于开始MOS晶体管2的导通程度较弱，导致MOS晶体管2的泄放静电能力较弱，第一TP走线61上积累的电荷比泄放的电荷更多，导致第一TP走线61的电压继续上升，使得MOS晶体管2的源极23电压更高，进而使MOS晶体管2的导通能力和泄放电荷能力更强，直至MOS晶体管2泄放电荷能力等于第一TP走线61上电荷积累能力，第一TP走线61的电压由升高趋势变为下降趋势，第一TP走线61的电压不断下降，直至第一TP走线61电压降为0，整个ESD过程结束，从而有效实现第一TP走线61的静电保护，避免了第一TP走线61被ESD击穿的现象的发生，提高了产品良率及可靠性。
请参见图2，MOS晶体管2为PMOS晶体管，PMOS晶体管的栅极21和漏极22短接。
请参见图3，由于PMOS晶体管的导通电压为定值，当实际应用中需要PMOS晶体管的导通电压较高时，可以采用串联多个PMOS晶体管的方式，以提高导通电压。具体的说，PMOS晶体管为多个，多个所述PMOS晶体管在垂直于显示面板100的厚度方向上并排设置，且前一个所述PMOS晶体管的源极23与后一个所述PMOS晶体管的漏极22连接。可以理解的是，图3所示的PMOS晶体管的数量为两个，本实施方式并不对PMOS晶体管的数量做具体限定，可以根据实际需求设置，如一个PMOS晶体管的导通电压为3V，实际应用中需要PMOS晶体管的导通电压为9V，则串联3个PMOS晶体管即可。
请参见图4，当实际应用中需要PMOS晶体管的导通电压较低时，可以采用并联多个PMOS晶体管的方式，以降低导通电压。具体的说，PMOS晶体管为多个，多个所述PMOS晶体管在垂直于显示面板100的厚度方向上并排设置，且前一个所述PMOS晶体管的源极23与后一个所述PMOS晶体管的源极23连接，前一个所述PMOS晶体管的漏极22与后一个所述PMOS晶体管的漏极22连接。可以理解的是，图4所示的PMOS晶体管的数量为两个，本实施方式并不对PMOS晶体管的数量做具体限定，可以根据实际需求设置。
值得一提的是，如图5所示，显示面板100还包括：第三绝缘层7，第三绝缘层7与第二金属膜6同层设置，且第三绝缘层7包围第二金属膜6；第三金属膜8，第三金属膜8设置在第三绝缘层7远离基板1的一侧，第三绝缘层7上开设有两个第三通孔70，第三金属膜8包括第二TP走线81和第二接地线82，第二TP走线81通过一个第三通孔70与连接MOS晶体管2的源极23的第二金属膜6连接，第二接地线82通过另一个第三通孔与连接MOS晶体管的漏极22的第二金属膜6连接。通过额外设置第二TP走线81，且第二TP走线81与第一TP走线61并联，使得整体TP走线的阻值降低，从而减小了显示面板100的功耗，提高了显示面板100的可靠性。
如图6所示，显示面板100还包括：保护层9，保护层9与第三金属膜8同层设置，且保护层9包围第三金属膜8。保护层9的材质可以为氧化硅、氮化硅或氧化硅和氧化硅的叠层结构等，能够隔绝外界水氧进入第三金属膜8，提高显示面板100的可靠性。
本发明的第二实施方式涉及一种显示面板200，本实施方式与第一实施方式大致相同，主要区别之处在于：如图7所示，MOS晶体管2为NMOS晶体管，NMOS晶体管的栅极21和源极23短接。
本发明的实施方式相对于现有技术而言，MOS晶体管2的栅极21和源极23短接，由于第一金属膜4通过第一通孔30分别与MOS晶体管2的源极23和漏极22连接，第二金属膜6的第一TP走线61通过一个第二通孔50与连接MOS晶体管2的漏极22的第一金属膜4连接，第二金属膜6的第一接地线62通过另一个第二通孔50与连接MOS晶体管2的源极23的第一金属膜4连接，也就是说，MOS晶体管2的栅极21和源极23接地，漏极22和第一TP走线61连接，当第一TP走线61有ESD发生时，导致第一TP走线61处的电压会不断升高，从而导致漏极22的电压不断升高，直至MOS晶体管2的寄生二极管导通(栅极21和源极23短接的MOS晶体管2可以看做为一个二极管，当漏极22电压不断升高直至大于二极管的导通电压时，寄生二极管导通)，从而通过寄生二极管向接地端泄放静电电流，由于开始MOS晶体管2的导通程度较弱，导致MOS晶体管2的泄放静电能力较弱，第一TP走线61上积累的电荷比泄放的电荷更多，导致第一TP走线61的电压继续上升，使得MOS晶体管2的漏极22电压更高，进而使MOS晶体管2的导通能力和泄放电荷能力更强，直至MOS晶体管2泄放电荷能力等于第一TP走线61上电荷积累能力，第一TP走线61的电压由升高趋势变为下降趋势，第一TP走线61的电压不断下降，直至第一TP走线61电压降为0，整个ESD过程结束，从而有效实现第一TP走线61的静电保护，避免了第一TP走线61被ESD击穿的现象的发生，提高了产品良率及可靠性。
如图8所示，由于NMOS晶体管的导通电压为定值，当实际应用中需要NMOS晶体管的导通电压较高时，可以采用串联多个NMOS晶体管的方式，以提高导通电压。具体的说，NMOS晶体管为多个，多个所述NMOS晶体管在垂直于显示面板200的厚度方向上并排设置，且前一个所述NMOS晶体管的漏极22与后一个所述NMOS晶体管的源极23连接。可以理解的是，图8所示的NMOS晶体管的数量为两个，本实施方式并不对NMOS晶体管的数量做具体限定，可以根据实际需求设置。
如图9所示，当实际应用中需要NMOS晶体管的导通电压较低时，可以采用并联多个NMOS晶体管的方式，以降低导通电压。具体的说，NMOS晶体管为多个，多个所述NMOS晶体管在垂直于显示面板100的厚度方向上并排设置，且前一个所述NMOS晶体管的源极23与后一个所述NMOS晶体管的源极23连接，前一个所述NMOS晶体管的漏极22与后一个所述NMOS晶体管的漏极22连接。可以理解的是，图9所示的NMOS晶体管的数量为两个，本实施方式并不对NMOS晶体管的数量做具体限定，可以根据实际需求设置。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (10)
1.一种显示面板，其特征在于，包括：
基板；MOS晶体管，所述MOS晶体管设置在所述基板上，且所述MOS晶体管的栅极和漏极短接，或栅极和源极短接；
第一绝缘层，所述第一绝缘层与所述MOS晶体管同层设置，且所述第一绝缘层包围所述MOS晶体管；
第一金属膜，所述第一金属膜设置在所述第一绝缘层远离所述基板的一侧，所述第一绝缘层上开设有两个第一通孔，所述第一金属膜通过所述第一通孔分别与所述MOS晶体管的源极和漏极连接；
第二绝缘层，所述第二绝缘层与所述第一金属膜同层设置，且所述第二绝缘层包围所述第一金属膜；
第二金属膜，所述第二金属膜设置在所述第二绝缘层远离所述基板的一侧，所述第二绝缘层上开设有两个第二通孔，所述第二金属膜包括第一TP走线和第一接地线，所述第一TP走线通过一个所述第二通孔与连接所述MOS晶体管未被短接的电极的第一金属膜连接，所述第一接地线通过另一个所述第二通孔与连接所述MOS晶体管被短接的电极的第一金属膜连接。
2.根据权利要求1所述的显示面板，其特征在于，所述MOS晶体管为PMOS晶体管，所述PMOS晶体管的栅极和漏极短接。
3.根据权利要求2所述的显示面板，其特征在于，所述PMOS晶体管为多个，多个所述PMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述PMOS晶体管的源极与后一个所述PMOS晶体管的漏极连接。
4.根据权利要求2所述的显示面板，其特征在于，所述PMOS晶体管为多个，多个所述PMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述PMOS晶体管的源极与后一个所述PMOS晶体管的源极连接，前一个所述PMOS晶体管的漏极与后一个所述PMOS晶体管的漏极连接。
5.根据权利要求1所述的显示面板，其特征在于，所述MOS晶体管为NMOS晶体管，所述NMOS晶体管的栅极和源极短接。
6.根据权利要求5所述的显示面板，其特征在于，所述NMOS晶体管为多个，多个所述NMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述NMOS晶体管的漏极与后一个所述NMOS晶体管的源极连接。
7.根据权利要求5所述的显示面板，其特征在于，所述NMOS晶体管为多个，多个所述NMOS晶体管在垂直于所述显示面板的厚度方向上并排设置，且前一个所述NMOS晶体管的源极与后一个所述NMOS晶体管的源极连接，前一个所述NMOS晶体管的漏极与后一个所述NMOS晶体管的漏极连接。
8.根据权利要求1至7任一项所述的显示面板，其特征在于，所述显示面板还包括：
第三绝缘层，所述第三绝缘层与所述第二金属膜同层设置，且所述第三绝缘层包围所述第二金属膜；
第三金属膜，所述第三金属膜设置在所述第三绝缘层远离所述基板的一侧，所述第三绝缘层上开设有两个第三通孔，所述第三金属膜包括第二TP走线和第二接地线，所述第二TP走线通过一个所述第三通孔与连接所述MOS晶体管未被短接的电极的第二金属膜连接，所述第二接地线通过另一个所述第三通孔与连接所述MOS晶体管被短接的电极的第二金属膜连接。
9.根据权利要求8所述的显示面板，其特征在于，所述显示面板还包括：保护层，所述保护层与所述第三金属膜同层设置，且所述保护层包围所述第三金属膜。
10.一种显示装置，其特征在于，包括权利要求1至9任一项所述的显示面板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010490691.3A CN111613616A (zh) | 2020-06-02 | 2020-06-02 | 显示面板及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010490691.3A CN111613616A (zh) | 2020-06-02 | 2020-06-02 | 显示面板及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111613616A true CN111613616A (zh) | 2020-09-01 |
Family
ID=72202266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010490691.3A Pending CN111613616A (zh) | 2020-06-02 | 2020-06-02 | 显示面板及显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111613616A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115633526A (zh) * | 2022-12-21 | 2023-01-20 | 固安翌光科技有限公司 | 发光装置及发光装置的制作方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110013325A1 (en) * | 2009-07-20 | 2011-01-20 | BauaBTech | Electrostatic discharge protection device for high voltage operation |
| CN103579225A (zh) * | 2012-07-31 | 2014-02-12 | 硅实验室股份有限公司 | 包括分布式二极管串的静电放电保护电路 |
| US20140151809A1 (en) * | 2012-12-04 | 2014-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for esd protection |
| CN104253148A (zh) * | 2014-09-23 | 2014-12-31 | 京东方科技集团股份有限公司 | 一种有机发光二极管阵列基板及其制作方法、显示装置 |
| CN104698709A (zh) * | 2015-04-01 | 2015-06-10 | 上海天马微电子有限公司 | 一种阵列基板和液晶显示面板 |
| CN104777692A (zh) * | 2015-05-08 | 2015-07-15 | 厦门天马微电子有限公司 | 阵列基板及制作方法、触控显示面板 |
| CN105810667A (zh) * | 2015-01-20 | 2016-07-27 | 台湾积体电路制造股份有限公司 | 静电放电结构、包括该结构的电路及其使用方法 |
| CN106682331A (zh) * | 2016-12-30 | 2017-05-17 | 北京厚德微电技术有限公司 | 集成电路版图的静电保护结构的提取和智能设计验证方法 |
| CN107994558A (zh) * | 2017-11-08 | 2018-05-04 | 深圳技术大学（筹） | 应用于深度传感器的静电保护电路和深度传感器 |
| CN108919581A (zh) * | 2018-06-29 | 2018-11-30 | 厦门天马微电子有限公司 | 一种显示面板及其制备方法、电子设备 |
| CN110634888A (zh) * | 2019-09-25 | 2019-12-31 | 武汉华星光电技术有限公司 | 阵列基板及其制备方法、显示装置 |
-
2020
- 2020-06-02 CN CN202010490691.3A patent/CN111613616A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110013325A1 (en) * | 2009-07-20 | 2011-01-20 | BauaBTech | Electrostatic discharge protection device for high voltage operation |
| CN103579225A (zh) * | 2012-07-31 | 2014-02-12 | 硅实验室股份有限公司 | 包括分布式二极管串的静电放电保护电路 |
| US20140151809A1 (en) * | 2012-12-04 | 2014-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for esd protection |
| CN104253148A (zh) * | 2014-09-23 | 2014-12-31 | 京东方科技集团股份有限公司 | 一种有机发光二极管阵列基板及其制作方法、显示装置 |
| CN105810667A (zh) * | 2015-01-20 | 2016-07-27 | 台湾积体电路制造股份有限公司 | 静电放电结构、包括该结构的电路及其使用方法 |
| CN104698709A (zh) * | 2015-04-01 | 2015-06-10 | 上海天马微电子有限公司 | 一种阵列基板和液晶显示面板 |
| CN104777692A (zh) * | 2015-05-08 | 2015-07-15 | 厦门天马微电子有限公司 | 阵列基板及制作方法、触控显示面板 |
| CN106682331A (zh) * | 2016-12-30 | 2017-05-17 | 北京厚德微电技术有限公司 | 集成电路版图的静电保护结构的提取和智能设计验证方法 |
| CN107994558A (zh) * | 2017-11-08 | 2018-05-04 | 深圳技术大学（筹） | 应用于深度传感器的静电保护电路和深度传感器 |
| CN108919581A (zh) * | 2018-06-29 | 2018-11-30 | 厦门天马微电子有限公司 | 一种显示面板及其制备方法、电子设备 |
| CN110634888A (zh) * | 2019-09-25 | 2019-12-31 | 武汉华星光电技术有限公司 | 阵列基板及其制备方法、显示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115633526A (zh) * | 2022-12-21 | 2023-01-20 | 固安翌光科技有限公司 | 发光装置及发光装置的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109216376B (zh) | 显示装置 | |
| CN106856206B (zh) | 一种柔性显示面板和柔性显示器 | |
| US11687199B2 (en) | Touch sensing unit and display device including the same | |
| US11079879B1 (en) | Flexible touch display device | |
| CN107946337B (zh) | 显示设备 | |
| CN106129097B (zh) | 像素结构及其显示面板 | |
| US10320186B2 (en) | Display drive chip | |
| US11914804B2 (en) | Touch display device | |
| CN111489698A (zh) | 显示基板和显示装置 | |
| US20130146931A1 (en) | Pixel structure and manufacturing method of the same | |
| US20240055437A1 (en) | Display panel and display device | |
| US20210208734A1 (en) | Touch display device | |
| CN118210399A (zh) | 显示装置 | |
| CN105655380A (zh) | 一种有机发光显示面板 | |
| US20220045180A1 (en) | Thin-film transistor for electro-static discharge (esd) protection and esd protection structure | |
| CN110391222B (zh) | 显示面板和电子设备 | |
| CN111613616A (zh) | 显示面板及显示装置 | |
| US20210357051A1 (en) | Touch display panel and touch display device | |
| CN108986747A (zh) | 一种阵列基板、有机电致发光显示面板及显示装置 | |
| KR102656092B1 (ko) | 표시 장치 및 이의 제조 방법 | |
| CN111863835A (zh) | 显示装置及制造显示装置的方法 | |
| KR20230157521A (ko) | 어레이 기판, 표시 패널 및 표시 장치 | |
| CN111739425B (zh) | 显示面板及显示装置 | |
| EP4113611A1 (en) | Motherboard and manufacturing method therefor | |
| CN111883568B (zh) | 显示面板及显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200901 |
|
| RJ01 | Rejection of invention patent application after publication |