CN111566809A - 过孔的电介质填充沟槽隔离 - Google Patents

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Abstract

提供了一种装置，其包括：衬底，衬底包括晶体材料；第一衬底表面上的第一组一个或多个触点；第二衬底表面上的第二组一个或多个触点，第二衬底表面与第一衬底表面相对；穿过衬底的第一过孔，与第一组触点中的第一触点且与第二组触点中的第一触点耦合；穿过衬底的第二过孔，与第一组触点中的第二触点且与第二组触点中的第二触点耦合；在衬底中的沟槽，从第一衬底表面朝向第二衬底表面，其中，沟槽与第一过孔和第二过孔间隔开并且在第一过孔和第二过孔之间；以及填充沟槽的电介质材料。还公开并要求保护了其它实施例。

Description

过孔的电介质填充沟槽隔离
背景技术
在半导体器件封装中，中介层(interposer)的使用已经变得更加普遍，不仅将多个集成电路器件耦合和/或堆叠到单个封装中，而且将器件的精细触点间距转换到例如用于与封装衬底耦合的相对较粗略的触点间距。
中介层通常依赖于先进的半导体处理方法，并且通常包括半导体材料的衬底。诸如穿硅过孔或穿芯片过孔的过孔是穿过包括中介层衬底的半导体材料形成的垂直电连接。随着与中介层耦合的器件上的触点数量的增加，过孔的密度将需要增加以维持或减小器件封装的占用面积。增加过孔的密度并按比例缩小过孔的尺寸可能导致诸如进入半导体材料的信号损失或附近过孔之间的串扰的问题。信号损失可能是由过孔和焊盘的隔离电容以及半导体衬底的电导率引起的。串扰的影响可根据信号频率和衬底的电导率而变化。例如，对于电导率大约为10S/m的硅衬底，导电耦合对于频率在大约100MHz和1GHz之间的信号可能是显著的。
附图说明
从下面给出的具体实施方式和从本公开的各种实施例的附图，将更全面地理解本公开的实施例，然而，其并不应用于将本公开限制于特定实施例，而仅用于解释和理解。
图1示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例集成电路器件封装的截面图，
图2示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例中介层衬底的透视图，
图3示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例中介层衬底的平面图，
图4A-4F示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例集成电路器件封装的制造步骤的截面图，
图5A-5F示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的另一示例集成电路器件封装的制造步骤的截面图，
图6示出了根据一些实施例的形成包括过孔的电介质填充沟槽隔离的集成电路器件封装的示例方法的流程图，
图7示出了根据一些实施例的形成包括过孔的电介质填充沟槽隔离的集成电路器件封装的另一示例方法的流程图，以及
图8示出了根据一些实施例的包括集成电路器件封装的智能设备或计算机***或SoC(片上***)，该集成电路器件封装包括过孔的电介质填充沟槽隔离。
具体实施方式
大致呈现了过孔的电介质填充沟槽隔离。在这方面，本公开的实施例实现了在过孔之间并与过孔分开的穿过半导体衬底的绝缘电介质壁。电介质壁可以围绕单个或多个过孔。本领域技术人员将理解，该方法可以通过提供对诸如信号损失和串扰的问题的减轻来实现更高密度的中介层。
在以下说明中，论述了多个细节以提供对本公开的实施例的更透彻的理解。但对于本领域技术人员来说，显然，本公开的实施例的实践可以无需这些特定细节。在其他实例中，以方框图形式而非详细地示出了公知的结构和设备，以避免使得本公开的实施例难以理解。
注意，在实施例的相应附图中，以线来表示信号。一些线可以较粗，用以表示更多的组成信号路径，和/或在一端或多端具有箭头，用以表示主要信息流动方向。这种表示并非旨在是限制性的。相反，结合一个或多个示例性实施例来使用这些线，以便更易于理解电路或逻辑单元。任何表示的信号，按照设计需要或偏好所规定的，实际上都可以包括一个或多个信号，其可以在任一方向上传播，并可以以任何适合类型的信号方案来实施。
本说明书和权利要求书通篇中，术语“连接的”表示在相连的事物之间的直接连接，例如电、机械或磁连接，没有任何中间器件。术语“耦合的”表示在相连的事物之间的直接或间接连接，例如，直接电、机械或磁连接，或者通过一个或多个无源或有源中间器件的间接连接。术语“电路”或“模块”可以指被布置为彼此协作以提供所期望的功能的一个或多个无源和/或有源部件。术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”和“这个”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
除非另有指明，否则用于说明共同对象的序数词“第一”、“第二”和“第三”等的使用仅仅表示提及了相似对象的不同实例，并非旨在暗示如此说明的对象必须在时间、空间、排序上或者以任何其他方式处于给定的顺序中。
为了本公开的目的，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等(如果有的话)用于描述性目的，而不一定用于描述永久的相对位置。
图1示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例集成电路器件封装的截面图。如图所示，集成电路器件封装100包括器件102、器件触点104、中介层106、中介层互连108、中介层衬底110、过孔112、电介质填充沟槽114、中介层触点116、封装衬底118和封装衬底触点120。虽然示出为包括两个器件102，但是在一些实施例中，集成电路器件封装100可以包括以任何布置的任何数量的同构或异构器件，包括3D堆叠。在一些实施例中，器件102可以包括处理器、控制器、存储器设备或其他集成电路器件。
如下文更详细地示出的，中介层106可以包括中介层互连108和中介层衬底110。中介层互连108可以包括在诸如层间电介质的电介质材料内的金属迹线，以在器件触点104和中介层触点116之间从相对精细的触点间距到相对粗略的触点间距进行布线并且有可能进行扇出。在一些实施例中，器件触点104和/或中介层触点116可以表示受控塌陷芯片连接(C4)凸块。
中介层衬底110可以表示半导体或其它晶体材料。在一些实施例中，中介层衬底110可以包括硅，然而，在其他实施例中，中介层衬底110可以包括锗、砷化镓或其他元素或化合物半导体。中介层衬底可以包括任何已知结构或种类的任何数量的垂直过孔112。在一些实施例中，过孔112可以表示穿硅过孔(TSV)。
如下文更详细地示出的，电介质填充沟槽114可以选择性地形成在一些过孔112之间，以帮助减轻例如信号损失或串扰。虽然被示为包括垂直侧壁，但是电介质填充沟槽114可以包括倾斜的或歪斜的侧壁。电介质填充沟槽114可以包括任何比中介层衬底110导电性差的材料，包括潜在的其它半导体材料。在一些实施例中，电介质填充沟槽114可以包括二氧化硅、聚合物、空气或者甚至真空。
在一些实施例中，封装衬底118可以包括玻璃纤维或其他电介质材料，其中金属迹线形成在各个层上，以在中介层触点116和封装衬底触点120之间从相对精细的触点间距到相对粗略的触点间距进行布线并且有可能进行扇出。在一些实施例中，封装衬底触点120可以表示例如用于附接到***板的焊球或凸块。
图2示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例中介层衬底的透视图。如图所示，中介层衬底200包括半导体材料202、过孔204和205、电介质填充沟槽206、沟槽宽度208和沟槽间隔210。虽然被示为围绕过孔205，但是电介质填充沟槽206也可以围绕过孔204中的一个或多个。
过孔204和205可以包括多种材料(为了清楚起见未示出)。例如，过孔204和205可以包括由薄电介质衬垫围绕的金属导电中心。在一些实施例中，过孔204和205的电介质衬垫的厚度可能不足以防止半导体材料202内的信号损失和/或串扰。
虽然被示出为环形，但是在一些实施例中，电介质填充沟槽206可以是正方形、椭圆形或任何其他形状。在一些实施例中，电介质填充沟槽206可以不完全环绕过孔205，如图所示，并且可以替代地包括间隙或开口。虽然被示出为与过孔205同心，但是在一些实施例中，电介质填充沟槽206与过孔205不同心。
在一些实施例中，电介质填充沟槽206可以具有小于过孔205的直径的沟槽宽度208。在一些实施例中，沟槽宽度208可以在大约8和12μm之间。沟槽间隔210可以是均匀的或变化的，并且在电介质填充沟槽206和过孔205之间可以存在与过孔204之间一样多的半导体材料202。在一些实施例中，沟槽间隔210可以是30μm或更大。
图3示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例中介层衬底的平面图。如图所示，中介层衬底300包括过孔302、直的电介质填充沟槽304、306、308和310、过孔区域312、314、316、318和320以及弯曲的电介质填充沟槽322、324和326。在一些实施例中，直的电介质填充沟槽304、306、308和310可以隔离多组过孔302并形成过孔区域312、314、316、318和320。在一些实施例中，可以形成更多或更少的过孔区域。在一些实施例中，可以基于通过过孔发送的信号的类型来设计过孔区域。例如，在一些实施例中，传输电力的过孔可以位于同一位置，并且共同由直的或弯曲的电介质填充沟槽隔离。在一些实施例中，时钟信号或差分信号可以由直的或弯曲的电介质填充沟槽单独地或共同地隔离。
虽然示出为与中介层衬底300的侧面平行，但是直的电介质填充沟槽304、306、308和310也可以任何角度出现。在一些实施例中，直的电介质填充沟槽304可以从中介层衬底300的一侧垂直延伸到相对侧。在一些实施例中，直的电介质填充沟槽306可以从中介层衬底300的一侧垂直延伸到与直的电介质填充沟槽310的交叉处。在一些实施例中，直的电介质填充沟槽308可以从中介层衬底300的一侧垂直延伸到直的电介质填充沟槽304。在一些实施例中，直的电介质填充沟槽310可以在直的电介质填充沟槽304和306之间垂直延伸。
在一些实施例中，过孔区域312可以通过直的电介质填充沟槽304与中介层衬底300的其余部分绝缘。在一些实施例中，过孔区域314可以通过直的电介质填充沟槽304、306和308与中介层衬底300的其余部分绝缘。在一些实施例中，过孔区域316可以通过直的电介质填充沟槽306和308与中介层衬底300的其余部分绝缘。在一些实施例中，过孔区域318可以通过直的电介质填充沟槽304、306、308和310与中介层衬底300的其余部分绝缘。在一些实施例中，过孔区域320可以通过直的电介质填充沟槽304、306、308和310与中介层衬底300的其余部分绝缘。
在一些实施例中，弯曲的电介质填充沟槽可以进一步绝缘过孔区域内的(多个)选择过孔302。虽然示出为隔离过孔区域318中的过孔302，但是弯曲的电介质填充沟槽可以出现在中介层衬底300的任何或所有过孔区域中。在一些实施例中，弯曲的电介质填充沟槽322可以绝缘单独的过孔302。在一些实施例中，弯曲的电介质填充沟槽324可以具有圆形轮廓并且可以绝缘多个过孔302。在一些实施例中，弯曲的电介质填充沟槽326可以具有椭圆形轮廓，并且可以绝缘线性布置的成组过孔302。
图4A-4F示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的示例集成电路器件封装的制造步骤的截面图。如图4A所示，组件400包括中介层衬底402、过孔404、中介层衬底顶表面406和中介层衬底底表面408。在一些实施例中，中介层衬底402由硅、锗或其它晶体材料制成。在一些实施例中，过孔404可以通过任何已知的技术形成，包括但不限于激光钻孔。此外，除了导电材料之外，过孔404可以包括未示出的附加层，例如电介质衬垫。虽然示出为从中介层衬底顶表面406延伸到中介层衬底底表面408，但在一些实施例中，过孔404最初并不延伸那么远，而是在随后的处理步骤中暴露于表面。
图4B示出了组件420，其可以包括在过孔404之间形成到中介层衬底402中(并且在一些实施例中穿过中介层衬底402)的沟槽422。在一些实施例中，一个或多个沟槽422可以与相邻的过孔404等距，而其他沟槽422可以比相邻的过孔404更靠近一个过孔404。沟槽422可以通过任何已知的技术形成，包括但不限于激光或化学烧蚀。
如图4C所示，组件440可以具有填充有电介质材料442的沟槽422。在一些实施例中，电介质材料442可以是聚合物，包括但不限于聚氯乙烯、聚环氧乙烷或聚对苯二甲酸乙二醇酯，其作为液体分配并随后固化。在一些实施例中，电介质材料442可以是化合物，例如二氧化硅，例如其通过原子层沉积(ALD)来沉积。
现在转到图4D，组件460可以包括形成在中介层衬底顶表面406上的特征。在一些实施例中，晶体管462可以形成在中介层衬底顶表面406上。晶体管462可以包括通过掺杂或替换中介层衬底402的半导体材料而形成的源极区和漏极区。此外，作为构建工艺的一部分，可以在中介层衬底顶表面406上或上方形成附加的有源和/或无源器件。
互连466可以包括在由层间电介质464围绕的多个层中形成的金属迹线，用以例如将过孔404与器件触点468耦合。在一些实施例中，层间电介质464可以包括二氧化硅，具有或不具有诸如氟或碳的掺杂剂。
图4E示出了组件480，其可以具有与器件触点468耦合的集成电路器件482。在一些实施例中，集成电路器件482可以是处理器、控制器、存储器或其它集成电路器件。虽然被示出为包括单个集成电路器件482，但是在一些实施例中，多个集成电路器件可以水平地和/或垂直地堆叠在中介层上。
如图4F所示，对于组件490，中介层触点492可以形成在中介层衬底底表面408上。在一些实施例中，如果需要，集成衬底402可以在中介层衬底底表面408处被向后研磨或减小，以暴露用于与中介层触点492耦合的过孔404。在一些实施例中，中介层触点492可以与封装衬底494耦合。在一些实施例中，封装衬底494可以表示刚性或半刚性材料，诸如玻璃纤维，例如，包括到扇出中介层触点492的导电布线以用于与***板耦合。
图5A-5F示出了根据一些实施例的包括过孔的电介质填充沟槽隔离的另一示例集成电路器件封装的制造步骤的截面图。如图5A所示，组件500包括中介层衬底502、过孔504、中介层衬底顶表面506和中介层衬底底表面508。在一些实施例中，中介层衬底502由硅、锗或其它晶体材料制成。在一些实施例中，过孔504可以通过任何已知的技术形成，包括但不限于激光钻孔。此外，除了导电材料之外，过孔504可以包括未示出的附加层，例如电介质衬垫。虽然示出为从中介层衬底顶表面506延伸到中介层衬底底表面508，但在一些实施例中，过孔504最初并不延伸那么远，而是在随后的处理步骤中暴露于表面。
图5B示出了组件520，其可以包括形成在中介层衬底顶表面506上的特征。在一些实施例中，晶体管522可以形成在中介层衬底顶表面506上。晶体管522可以包括通过掺杂或替代中介层衬底502的半导体材料而形成的源极区和漏极区。此外，作为构建工艺的一部分，可以在中介层衬底顶表面506上或上方形成附加的有源和/或无源器件。
互连526可以包括由层间电介质524围绕的在多个层中形成的金属迹线，用以例如将过孔504与器件触点528耦合。在一些实施例中，层间电介质524可以包括二氧化硅，具有或不具有诸如氟或碳的掺杂剂。
如图5C所示，组件540可以具有与器件触点528耦合的集成电路器件542。在一些实施例中，集成电路器件542可以是处理器、控制器、存储器或其它集成电路器件。虽然被示出为包括单个集成电路器件542，但是在一些实施例中，多个集成电路器件可以水平地和/或垂直地堆叠在中介层上。
现在转向图5D，组件560可以包括在过孔504之间形成到中介层衬底502中(并且在一些实施例中穿过中介层衬底502)的沟槽562。在一些实施例中，一个或多个沟槽562可以与相邻的过孔504等距，而其他沟槽562可以比相邻的过孔504更靠近一个过孔504。沟槽562可以通过任何已知的技术形成，包括但不限于激光或化学烧蚀。在一些实施例中，一些沟槽562从中介层衬底底表面508延伸到中介层衬底顶表面506，而其它沟槽562从中介层衬底底表面508延伸到与中介层衬底顶表面506上的有源或无源器件(例如晶体管522)相邻。
图5E示出了组件580，其可以具有填充有电介质材料582的沟槽562。在一些实施例中，电介质材料582可以是聚合物，包括但不限于聚氯乙烯、聚环氧乙烷或聚对苯二甲酸乙二醇酯，其作为液体分配并随后固化。在一些实施例中，电介质材料582可以是化合物，例如二氧化硅，例如其通过原子层沉积(ALD)来沉积。
如图5F所示，对于组件590，中介层触点592可以形成在中介层衬底底表面508上。在一些实施例中，如果需要，集成衬底502可以在中介层衬底底表面508处被向后研磨或减小，以暴露用于与中介层触点592耦合的过孔504。在一些实施例中，中介层触点592可以与封装衬底594耦合。在一些实施例中，封装衬底594可以表示刚性或半刚性材料，诸如玻璃纤维，例如，包括到扇出中介层触点592的导电布线以用于与***板耦合。
图6示出了根据一些实施例的形成包括过孔的电介质填充沟槽隔离的集成电路器件封装的示例方法的流程图。尽管以特定顺序示出了参考图6的流程图中的框，但是可以修改操作的顺序。因此，可以以不同的顺序执行所示出的实施例，并且可以并行地执行一些操作/框。根据某些实施例，图6中列出的一些框和/或操作是可选的。所呈现的框的编号是为了清楚，并非旨在要规定各框必须发生的操作的顺序。另外，可以以各种组合利用来自各种流程的操作。
方法600开始于形成(602)穿过半导体衬底的过孔。在一些实施例中，中介层衬底402可以是硅、锗或其他晶体材料，并且可以包括任何数量的过孔404。过孔404可以通过任何已知的技术形成，包括但不限于激光钻孔。接下来，在过孔之间的半导体衬底中选择性地形成(604)沟槽。在一些实施例中，沟槽422可以包括直的和弯曲的沟槽的任意组合，例如如图3中所示的，以隔离单个或多个过孔。在一些实施例中，沟槽422可以完全或仅部分地延伸穿过中介层衬底402。
然后，可以用电介质材料填充(606)沟槽。在一些实施例中，电介质442作为液体(例如聚合物树脂)分配，然后通过例如加热、UV光暴露或空气暴露来固化。在一些实施例中，电介质442可以包括例如通过任何已知技术(例如原子层沉积)沉积的诸如半导体合金等的材料。接下来，可以在半导体衬底上方形成(608)互连层。在一些实施例中，可以在中介层衬底顶表面406上形成晶体管462或其它有源或无源器件。在一些实施例中，可以在由层间电介质464围绕的多个层中形成互连466以将过孔404与管芯触点468耦合。
该方法继续将(多个)集成电路管芯附接(610)到中介层。在一些实施例中，集成电路管芯482可以是片上***(SOC)或堆叠器件的组合。接下来，可以形成(612)与管芯侧相对的导电触点。在一些实施例中，中介层触点492可以是C4凸块或其它触点。
最后，可以将中介层与封装衬底耦合(614)。在一些实施例中，封装衬底494可以为器件封装提供机械刚度和扇出布线以将触点间距从相对精细的间距转换到相对粗略的间距。
图7示出了根据一些实施例的形成包括过孔的电介质填充沟槽隔离的集成电路器件封装的另一示例方法的流程图。尽管以特定顺序示出了参考图7的流程图中的框，但是可以修改操作的顺序。因此，可以以不同的顺序执行所示出的实施例，并且可以并行地执行一些操作/框。根据某些实施例，图7中列出的一些框和/或操作是可选的。所呈现的框的编号是为了清楚，并非旨在要规定各框必须发生的操作的顺序。另外，可以以各种组合利用来自各种流程的操作。
方法700开始于形成(702)穿过半导体衬底的过孔。在一些实施例中，中介层衬底502可以是硅、锗或其他晶体材料，并且可以包括任何数量的过孔504。过孔504可以通过任何已知的技术形成，包括但不限于激光钻孔。接下来，可以在半导体衬底上方形成互连层(704)。在一些实施例中，可以在中介层衬底顶表面506上形成晶体管522或其它有源或无源器件。在一些实施例中，可以在由层间电介质524围绕的多个层中形成互连526以将过孔504与管芯触点528耦合。
该方法继续将(多个)集成电路管芯附接(706)到中介层。在一些实施例中，集成电路管芯542可以是片上***(SOC)或堆叠器件的组合。接下来，在过孔之间的半导体衬底中选择性地形成(708)沟槽。在一些实施例中，沟槽562可以包括直的和弯曲的沟槽的任意组合，例如如图3中所示的，以隔离单个或多个过孔。在一些实施例中，沟槽562可以完全或仅部分地延伸穿过中介层衬底502。
然后，可以用电介质材料填充(710)沟槽。在一些实施例中，电介质582作为液体(例如聚合物树脂)来分配，然后通过例如加热、UV光暴露或空气暴露来固化。在一些实施例中，电介质582可以包括例如通过任何已知技术(例如原子层沉积)沉积的诸如半导体合金等的材料。接下来，可以形成(712)与管芯侧相对的导电触点。在一些实施例中，中介层触点592可以是C4凸块或其它触点。
最后，可以将中介层与封装衬底耦合(714)。在一些实施例中，封装衬底594可以为器件封装提供机械刚度和扇出布线以将触点间距从相对精细的间距转换到相对粗略的间距。
图8示出了根据一些实施例的包括集成电路器件封装的智能设备或计算机***或SoC(片上***)800，该集成电路器件封装包括过孔的电介质填充沟槽隔离。在一些实施例中，计算设备800表示移动计算设备，例如计算平板、移动电话或智能电话、具有无线功能的电子阅读器、或其他无线移动设备。将理解一般性地示出了某些部件，而在计算设备800中没有示出这个设备的全部部件。在一些实施例中，计算设备800的一个或多个部件，例如处理器810和/或存储器子***860，包括如上所述的过孔的电介质填充沟槽隔离。
为了实施例的目的，此处描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管或其派生物，其中MOS晶体管包括漏极、源极、栅极和体端。晶体管和/或MOS晶体管派生物还包括三栅和FinFET晶体管、隧穿FET(TFET)、方形线、或者矩形带状晶体管、铁电FET(FeFET)或者实施晶体管功能的其他器件，如碳纳米管或自旋电子器件。MOSFET对称的源极端和漏极端，即，是相同的端子，在此处可以互换地使用。另一方面，TFET器件具有不对称的源极端和漏极端。本领域技术人员将意识到，在不脱离本公开的范围的情况下，可以使用其他晶体管，例如双极结型晶体管－BJT PNP/NPN、BiCMOS、CMOS等。
在一些实施例中，计算设备800包括第一处理器810。本公开的多个实施例还可以包括在870内的网络接口，例如无线接口，以使得***实施例可以包含在无线设备中，例如蜂窝电话或个人数字助理。
在一个实施例中，处理器810可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件或其他处理模块。由处理器810执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作***的执行。处理操作包括与和人类用户的或和其他设备的I/O(输入/输出)有关的操作、与电源管理有关的操作、和/或与将计算设备800连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备800包括音频子***820，其表示与向计算设备提供音频功能相关联的硬件(例如音频硬件和音频电路)和软件(例如驱动器、编码解码器)部件。音频功能可以包括扬声器和/或耳机输出，以及话筒输入。用于这种功能的设备可以集成到计算设备800中，或者连接到计算设备800。在一个实施例中，用户通过提供由处理器810接收并处理的音频命令来与计算设备800交互。
显示子***830表示提供视觉和/或触觉显示以用于用户与计算设备800交互的硬件(例如显示设备)和软件(例如驱动器)部件。显示子***830包括显示接口832，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口832包括与处理器810分离的逻辑，用以执行与显示有关的至少一些处理。在一个实施例中，显示子***830包括触摸屏(或触控板)设备，其提供到用户的输出和输入。
I/O控制器840表示与和用户的交互有关的硬件设备和软件部件。I/O控制器840可操作以管理为音频子***820和/或显示子***830的部分的硬件。另外，I/O控制器840示出了用于连接到计算设备800的额外设备的连接点，用户可以通过它与***交互。例如，可以附接到计算设备800的设备可以包括话筒设备、扬声器或立体声***、视频***或其他显示设备、键盘或辅助键盘设备、或者用于与诸如读卡器的特定应用或其他设备一起使用的其他I/O设备。
如上所提及的，I/O控制器840可以与音频子***820和/或显示子***830交互。例如，通过话筒或其他音频设备的输入可以提供输入或命令，以用于计算设备800的一个或多个应用或功能。另外，代替或除了显示输出，可以提供音频输出。在另一个示例中，如果显示子***830包括触摸屏，显示设备还充当输入设备，其可以至少部分地由I/O控制器840管理。计算设备800上也可以有另外的按钮或开关，以提供由I/O控制器840管理的I/O功能。
在一个实施例中，I/O控制器840管理设备，例如加速度计、相机、光传感器或其他环境传感器、或者可以包括在计算设备800中的其他硬件。输入可以是部分直接用户交互，以及向***提供环境输入，以影响其操作(例如滤除噪声、针对亮度检测调整显示、为相机应用闪光灯、或其他特征)。
在一个实施例中，计算设备800包括电源管理850，其管理电池电力使用、电池的充电、和与省电操作有关的特征。存储器子***860包括存储器设备，用于在计算设备800中存储信息。存储器可以包括非易失性(如果中断到存储器设备的电力，状态不改变)和/或易失性(如果中断到存储器设备的电力，状态不确定)存储器设备。存储器子***860可以存储应用数据、用户数据、音乐、照片、文档、或其他数据、以及与计算设备800的应用和功能的执行有关的***数据(长期的或暂时的)。
实施例的单元也可以作为用于存储计算机可执行指令的机器可读介质(例如存储器860)来提供。机器可读介质(例如存储器860)可以包括但不限于闪存、光盘、CD-ROM、DVDROM、RAM、EPROM、EEPROM、磁或光卡、相变存储器(PCM)、或者适合于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如BIOS)下载，其可以作为数据信号经由通信链路(例如调制解调器或网络连接)从远程计算机(例如服务器)传送到请求计算机(例如客户机)。
连接870包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如驱动器、协议栈)，以使得计算设备800能够与外部设备通信。计算设备800可以是分离的设备(例如其他计算设备、无线接入点或基站)以及***设备(例如耳机、打印机或其他设备)。
连接870可以包括多个不同类型的连接。概括地说，将计算设备800示出为具有蜂窝连接872和无线连接874。蜂窝连接872通常指代由无线载波提供的(例如借助GSM(全球移动通信***)或其变型或其派生物、CDMA(码分多址)或其变型或其派生物、TDM(时分复用)或其变型或其派生物、或者其他蜂窝服务标准所提供的)蜂窝网络连接。无线连接(或无线接口)874指代不是蜂窝的无线连接，并可以包括个人局域网(例如蓝牙、近场等)、局域网(例如Wi-Fi)、和/或广域网(例如WiMax)或其他无线通信。
外设连接880包括硬件接口和连接器，以及软件部件(例如驱动器、协议栈)，用以获得外设连接。将理解，计算设备800可以是到其他计算设备的***设备(“至”882)，以及具有连接到它的***设备(“自”884)。计算设备800通常具有“对接”连接器，用以连接到其他计算设备，用于诸如管理(例如下载和/或上载、改变、同步)计算设备800上的内容的目的。另外，对接连接器可以允许计算设备800连接到特定外设，其允许计算设备800控制例如到视听或其他***的内容输出。
除了专有的对接连接器或其他专有连接硬件，计算设备800可以经由常用或基于标准的连接器获得外设连接880。常用类型可以包括通用串行总线(USB)连接器(其可以包括任何数量的不同硬件接口)、包括MiniDisplayPort(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其他类型。
说明书中对“一实施例”、“一个实施例”、“一些实施例”或“其他实施例”的提及表示结合实施例说明的特定特征、结构或特性包括在至少一些实施例中，但不一定是所有实施例。“一实施例”、“一个实施例”或“一些实施例”的多次出现不一定全都指代相同的实施例。如果说明书表述部件、特征、结构或特性“可以”、“或许”或“能够”被包括，那么该特定部件、特征、结构或特性不必需被包括。如果说明书或权利要求提及“一”元件，这并不表示仅有一个元件。如果说明书或权利要求书提及“一额外的”元件，这并不排除存在多于一个该额外的元件。
而且，特定特征、结构、功能或特性可以在一个或多个实施例中以任何适合的方式组合。例如，第一实施例可以与第二实施例组合，只要与两个实施例相关联的特定特征、结构、功能或特性不相互排斥。
尽管结合其特定实施例说明了本公开，但按照前述说明，这种实施例的许多替代、修改和变化对于本领域普通技术人员是显而易见的。本公开的实施例旨在包含落入所附权利要求书的宽泛范围内的所有此类替代、修改和变型。
另外，为了图示和论述的简单，在所呈现的附图内可以显示或不显示到集成电路(IC)芯片和其他部件的公知的电源/接地连接，以便不模糊本公开。此外，可以以方框图形式示出装置，以避免使得本公开难以理解，并且还鉴于以下事实：相对于这种方框图装置的实施方式的细节与要在其内实施本公开的平台极为相关(即，这种细节应完全在本领域技术人员的视界内)。在阐述了特定细节(例如电路)以便说明本公开的示例性实施例的情况下，对于本领域技术人员显然应无需这些特定细节或者借助这些特定细节的变型来实践本公开。本说明因而应视为说明性而非限制性的。
以下示例属于进一步的实施例。示例中的细节可以在一个或多个实施例中的任意处使用。也可以相关于方法或过程实施本文所述装置的所有可任选的特征。
在一个示例中，提供了一种装置，包括：衬底，衬底包括晶体材料；第一衬底表面上的第一组一个或多个触点；第二衬底表面上的第二组一个或多个触点，第二衬底表面与第一衬底表面相对；穿过衬底的第一过孔，与第一组触点中的第一触点且与第二组触点中的第一触点耦合；穿过衬底的第二过孔，与第一组触点中的第二触点且与第二组触点中的第二触点耦合；在衬底中的沟槽，从第一衬底表面朝向第二衬底表面，其中，沟槽与第一过孔和第二过孔间隔开并且在第一过孔和第二过孔之间；以及填充沟槽的电介质材料。
在一些实施例中，沟槽围绕第一过孔。在一些实施例中，沟槽包括圆形、矩形或椭圆形轮廓。在一些实施例中，沟槽与第一过孔同心。在一些实施例中，沟槽将衬底的第一区域与衬底的第二区域分开，其中，第一过孔是第一区域中的多个过孔中的一个，并且其中，第二过孔是第二区域中的多个过孔中的一个。一些实施例还包括在衬底的第一区域中、在第一区域中的多个过孔中的第一过孔和另一过孔之间的第二沟槽。在一些实施例中，第二区域中的多个过孔未被沟槽彼此分开。在一些实施例中，晶体材料包括硅。在一些实施例中，电介质材料包括聚合物。在一些实施例中，沟槽包括约10微米的宽度。
在另一示例中，提供了一种集成电路器件封装，包括：集成电路管芯；封装衬底；以及中介层，耦合在集成电路管芯和封装衬底之间，其中，中介层包括：衬底，该衬底包括半导体材料；第一衬底表面上的第一组一个或多个触点；第二衬底表面上的第二组一个或多个触点，第二衬底表面与第一衬底表面相对；穿过衬底的第一过孔，与第一组触点中的第一触点且与第二组触点中的第一触点耦合；穿过衬底的第二过孔，与第一组触点中的第二触点且与第二组触点中的第二触点耦合；以及在衬底中的沟槽，从第一衬底表面朝向第二衬底表面，其中，沟槽与第一过孔和第二过孔间隔开并且在第一过孔和第二过孔之间；以及填充沟槽的电介质材料。
在一些实施例中，沟槽延伸到第二衬底表面。在一些实施例中，沟槽延伸到与第二衬底表面上的晶体管相邻。在一些实施例中，沟槽将衬底的第一区域与衬底的第二区域分开，其中，第一过孔是第一区域中的多个过孔中的一个，并且其中，第二过孔是第二区域中的多个过孔中的一个。一些实施例还包括在衬底的第一区域中、在第一区域中的多个过孔中的第一过孔和另一过孔之间的第二沟槽。在一些实施例中，半导体材料包括硅。在一些实施例中，电介质材料包括聚合物。
在另一示例中，提供了一种***，包括：处理器；通信接口；以及集成电路器件封装，与处理器和通信接口耦合，其中，集成电路器件封装包括：集成电路管芯；封装衬底；以及中介层，耦合在集成电路管芯和封装衬底之间，其中，中介层包括：衬底，该衬底包括半导体材料；第一衬底表面上的第一组一个或多个触点；第二衬底表面上的第二组一个或多个触点，第二衬底表面与第一衬底表面相对；穿过衬底的第一过孔，与第一组触点中的第一触点且与第二组触点中的第一触点耦合；穿过衬底的第二过孔，与第一组触点中的第二触点且与第二组触点中的第二触点耦合；以及在衬底中的沟槽，从第一衬底表面朝向第二衬底表面，其中，沟槽与第一过孔和第二过孔间隔开并且在第一过孔和第二过孔之间；以及填充沟槽的聚合物材料。
在一些实施例中，沟槽延伸到第二衬底表面。在一些实施例中，沟槽延伸到与第二衬底表面上的晶体管相邻。在一些实施例中，沟槽将衬底的第一区域与衬底的第二区域分开，其中，第一过孔是第一区域中的多个过孔中的一个，并且其中，第二过孔是第二区域中的多个过孔中的一个。一些实施例还包括在衬底的第一区域中、在第一区域中的多个过孔中的第一过孔和另一过孔之间的第二沟槽。在一些实施例中，沟槽从第三衬底表面朝向第四衬底表面横向延伸。在一些实施例中，沟槽延伸到第四衬底表面。在一些实施例中，半导体材料包括硅。
在另一示例中，提供了一种方法，包括：形成穿过半导体衬底的第一过孔；形成穿过半导体衬底的第二过孔；在半导体衬底中从第一半导体衬底表面朝向第二半导体衬底表面形成沟槽，其中，沟槽与第一过孔和第二过孔间隔开并且在第一过孔和第二过孔之间；以及用电介质材料填充沟槽。
在一些实施例中，沟槽围绕第一过孔。在一些实施例中，用电介质材料填充沟槽包括使聚合物流入沟槽中。在一些实施例中，沟槽将衬底的第一区域与衬底的第二区域分开，其中，第一过孔是第一区域中的多个过孔中的一个，并且其中，第二过孔是第二区域中的多个过孔中的一个。一些实施例还包括在衬底的第一区域中、在第一区域中的多个过孔中的第一过孔与另一过孔之间形成第二沟槽。一些实施例还包括形成沟槽到第二半导体衬底表面。一些实施例还包括形成沟槽以与第二半导体衬底表面上的晶体管相邻。在一些实施例中，形成沟槽包括激光烧蚀。
提供了摘要，它允许读者确定本技术公开的本质和要旨。提交摘要的前提是摘要不用于限制权利要求的范围或含义。所附权利要求由此包含在具体实施方式中，每一权利要求都独立作为单独的实施例。

Claims (25)

1.一种装置，包括：
衬底，所述衬底包括晶体材料；
第一衬底表面上的第一组一个或多个触点；
第二衬底表面上的第二组一个或多个触点，所述第二衬底表面与所述第一衬底表面相对；
穿过所述衬底的第一过孔，与所述第一组触点中的第一触点且与所述第二组触点中的第一触点耦合；
穿过所述衬底的第二过孔，与所述第一组触点中的第二触点且与所述第二组触点中的第二触点耦合；
在所述衬底中从所述第一衬底表面朝向所述第二衬底表面的沟槽，其中，所述沟槽与所述第一过孔和所述第二过孔间隔开并且在所述第一过孔和所述第二过孔之间；以及
填充所述沟槽的电介质材料。
2.根据权利要求1所述的装置，其中，所述沟槽围绕所述第一过孔。
3.根据权利要求2所述的装置，其中，所述沟槽包括所述第一衬底表面上的圆形、矩形或椭圆形轮廓。
4.根据权利要求2所述的装置，其中，所述沟槽与所述第一过孔同心。
5.根据权利要求1所述的装置，其中，所述沟槽将所述衬底的第一区域与所述衬底的第二区域分开，其中，所述第一过孔是所述第一区域中的多个过孔中的一个，并且其中，所述第二过孔是所述第二区域中的多个过孔中的一个。
6.根据权利要求5所述的装置，还包括在所述衬底的所述第一区域中、在所述第一区域中的多个过孔中的所述第一过孔和另一过孔之间的第二沟槽。
7.根据权利要求6所述的装置，其中，所述第二区域中的多个过孔未被沟槽彼此分开。
8.根据权利要求1至7中任一项所述的装置，其中，所述半导体材料包括硅。
9.根据权利要求1至7中任一项所述的装置，其中，所述电介质材料包括聚合物。
10.根据权利要求1至7中任一项所述的装置，其中，所述沟槽包括约10微米的宽度。
11.一种集成电路器件封装，包括：
集成电路管芯；
封装衬底；以及
中介层，耦合在所述集成电路管芯和所述封装衬底之间，其中，所述中介层包括：
衬底，所述衬底包括半导体材料；
第一衬底表面上的第一组一个或多个触点；
第二衬底表面上的第二组一个或多个触点，所述第二衬底表面与所述第一衬底表面相对；
穿过所述衬底的第一过孔，与所述第一组触点中的第一触点且与所述第二组触点中的第一触点耦合；
穿过所述衬底的第二过孔，与所述第一组触点中的第二触点且与所述第二组触点中的第二触点耦合；以及
在所述衬底中从所述第一衬底表面朝向所述第二衬底表面的沟槽，其中，所述沟槽与所述第一过孔和所述第二过孔间隔开并且在所述第一过孔和所述第二过孔之间；以及
填充所述沟槽的电介质材料。
12.根据权利要求11所述的集成电路器件封装，其中，所述沟槽延伸到所述第二衬底表面。
13.根据权利要求11所述的集成电路器件封装，其中，所述沟槽延伸到与所述第二衬底表面上的晶体管相邻。
14.根据权利要求11所述的集成电路器件封装，其中，所述沟槽将所述衬底的第一区域与所述衬底的第二区域分开，其中，所述第一过孔是所述第一区域中的多个过孔中的一个，并且其中，所述第二过孔是所述第二区域中的多个过孔中的一个。
15.根据权利要求14所述的集成电路器件封装，还包括在所述衬底的所述第一区域中、在所述第一区域中的多个过孔中的所述第一过孔和另一过孔之间的第二沟槽。
16.根据权利要求11至15中任一项所述的集成电路器件封装，其中，所述半导体材料包括硅。
17.根据权利要求11至15中任一项所述的集成电路器件封装，其中，所述电介质材料包括聚合物。
18.一种***，包括：
处理器；
通信接口；以及
集成电路器件封装，与所述处理器和所述通信接口耦合，其中，所述集成电路器件封装包括：
集成电路管芯；
封装衬底；以及
中介层，耦合在所述集成电路管芯和所述封装衬底之间，其中，所述中介层包括：
衬底，所述衬底包括半导体材料；
第一衬底表面上的第一组一个或多个触点；
第二衬底表面上的第二组一个或多个触点，所述第二衬底表面与所述第一衬底表面相对；
穿过所述衬底的第一过孔，与所述第一组触点中的第一触点且与所述第二组触点中的第一触点耦合；
穿过所述衬底的第二过孔，与所述第一组触点中的第二触点且与所述第二组触点中的第二触点耦合；
在所述衬底中从所述第一衬底表面朝向所述第二衬底表面的沟槽，其中，所述沟槽与所述第一过孔和所述第二过孔间隔开并且在所述第一过孔和所述第二过孔之间；以及
填充所述沟槽的聚合物材料。
19.根据权利要求18所述的***，其中，所述沟槽延伸到所述第二衬底表面。
20.根据权利要求18所述的***，其中，所述沟槽延伸到与所述第二衬底表面上的晶体管相邻。
21.根据权利要求18所述的***，其中，所述沟槽将所述衬底的第一区域与所述衬底的第二区域分开，其中，所述第一过孔是所述第一区域中的多个过孔中的一个，并且其中，所述第二过孔是所述第二区域中的多个过孔中的一个。
22.根据权利要求21所述的***，还包括在所述衬底的所述第一区域中、在所述第一区域中的多个过孔中的所述第一过孔和另一过孔之间的第二沟槽。
23.根据权利要求18所述的***，其中，所述沟槽从第三衬底表面朝向第四衬底表面横向延伸。
24.根据权利要求23所述的***，其中，所述沟槽延伸到所述第四衬底表面。
25.根据权利要求18至22中任一项所述的***，其中，所述半导体材料包括硅。
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Publication number Priority date Publication date Assignee Title
US7851860B2 (en) 2004-03-26 2010-12-14 Honeywell International Inc. Techniques to reduce substrate cross talk on mixed signal and RF circuit design
US8227902B2 (en) * 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8916979B2 (en) * 2012-12-28 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Through-vias and methods of forming the same
US9373585B2 (en) 2014-09-17 2016-06-21 Invensas Corporation Polymer member based interconnect
US11476164B2 (en) * 2017-09-26 2022-10-18 Intel Corporation Integrated circuit structures having differentiated workfunction layers
WO2019133015A1 (en) * 2017-12-30 2019-07-04 Intel Corporation Zero-misalignment two-via structures

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