CN111564439B - 一种双向瞬态电压抑制保护器件、制作工艺及电子产品 - Google Patents
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- 230000001629 suppression Effects 0.000 title claims abstract description 46
- 230000001052 transient effect Effects 0.000 title claims abstract description 46
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 112
- 239000002184 metal Substances 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
本发明实施例公开了一种双向瞬态电压抑制保护器件、制作工艺及电子产品，所述瞬态电压抑制保护器件包括，多层所述外延层依次设置在所述衬底上方，远离所述衬底最上方外延层上设置有阱；所述衬底与所述阱掺杂类型相同，且分别与多层所述外延层掺杂类型相反，其中，多层所述外延层的掺杂类型相同；与所述衬底接触的外延层和与所述阱接触的外延层的电阻率分别大于中间位置外延层的电阻率；与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度分别小于中间位置外延层的掺杂浓度，本发明实施例公开的技术方案可以使双向瞬态电压抑制保护器件可以在较高电压下工作，同时封装比较简单。
Description
技术领域
本发明实施例涉及集成电路技术领域，具体涉及一种双向瞬态电压抑制保护器件、制作工艺及电子产品。
背景技术
随着电子产品充电速度不断加快，充电功率和充电电压更高，Type-C接口的普及对电子产品对ESD(静电释放)和EOS(电气过应力)的防护能力提出更高要求。现有TVS产品实现较高工作电压是通过串联低压TVS实现，这样不仅增加成本，而且会引入额外的阻抗，同时，现有产品存在中单颗芯片工作电压相对较低的问题。
发明内容
本发明提供的实施例一个目的在于克服上述问题或者至少部分地解决或缓减上述问题。
本发明提供的实施例一个目的在于解决现有技术中存在瞬态电压抑制保护器件工作电压相对较低的技术问题，以使双向瞬态电压抑制保护器件可以在较高电压下工作，同时封装比较简单。
第一方面，本发明实施例提供了一种双向瞬态电压抑制保护器件，包括，衬底，多层外延层和阱；
多层所述外延层依次设置在所述衬底上方，远离所述衬底最上方外延层上设置有阱，所述阱的***设置有沟槽，所述沟槽贯穿多层所述外延层并延伸至所述衬底，所述沟槽填充有绝缘材料；
所述衬底与所述阱掺杂类型相同，且分别与多层所述外延层掺杂类型相反，其中，多层所述外延层的掺杂类型相同；
与所述衬底接触的外延层和与所述阱接触的外延层的电阻率分别大于中间位置外延层的电阻率；与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度分别小于中间位置外延层的掺杂浓度；
所述阱和所述衬底分别通过第一金属层和第二金属层连接作为集电极或发射极引出，多层所述外延层作为基极。
作为本发明的优选实施例，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率相同或电阻率相差在预设范围内，或与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度相同或掺杂浓度相差在预设范围内。
作为本发明的优选实施例，所述外延层为三层外延层，中间位置外延层电阻率小于其余两层外延层的电阻率，其余两层外延层电阻率相同或电阻率相差在预设范围内；中间位置外延层掺杂浓度分别大于其余两层外延层的掺杂浓度，其余两层外延层的掺杂浓度相同或掺杂浓度相差在预设范围内；
或，多个所述外延层为四层外延层，中间位置两层外延层的电阻率分别小于所述其余两层外延层的电阻率，其余两层外延层电阻率相同或者电阻率相差在预设范围内；中间位置两层外延层的掺杂浓度分别大于其余两层外延层的掺杂浓度，其余两层外延层的掺杂浓度相同或掺杂浓度相差在预设范围内。
作为本发明的优选实施例，当多个所述外延层为三层外延层时，中间位置外延层的电阻率在0.01-0.1Ω·cm范围内，其余两层外延层电阻率在0.1-1.0Ω·cm范围内；
当多个所述外延层为四层外延层时，所述中间位置两层外延层的电阻率在0.01-0.1Ω·cm范围内，其余两层外延层电阻率在0.1-1.0Ω·cm范围内。
作为本发明的优选实施例，当多个所述外延层为三层外延层时，所述中间位置外延层的厚度3-10um范围内，其余两层外延层的厚度在3-15um范围内，其余两层外延层的厚度相同或厚度相差在预设范围内；
或，当多个所述外延层为四层外延层时，所述中间位置两层外延层的厚度在3-10um范围内，其余两层外延层的厚度在3-15um范围内，其余两层外延层的厚度相同或厚度相差在预设范围内。
作为本发明的优选实施例，所述衬底为N+型，多层外延层为P型，所述阱为N+型。
作为本发明的优选实施例，所述沟槽填充的绝缘材料为二氧化硅。
与现有技术相比，本发明实施例提供了一种双向瞬态电压抑制保护器件，通过采用在衬底上形成多层外延层，并在远离所述衬底最上方外延层上设置有阱，利用基极开路三极管，通过中间位置低阻抗外延层降低电流增益，解决了现有产品因外延层厚度制约导致的双向瞬态电压抑制保护器件无法实现更高工作电压的问题。
第二方面，本发明实施例提供了一种双向瞬态电压抑制保护器件的制作工艺，包括，
在衬底上形成与所述衬底掺杂类型相反多层外延层，其中，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率分别大于中间位置外延层的电阻率；与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度分别小于中间位置外延层的掺杂浓度；
在远离所述衬底的最上方外延层上形成阱，所述阱的掺杂类型与所述外延层掺杂类型相反；
所述阱和所述衬底分别通过第一金属层和第二金属层连接作为集电极或发射极引出，多层所述外延层作为基极。
作为本发明的优选实施例，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率相同或电阻率相差在预设范围内，或与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度相同或掺杂浓度相差在预设范围内。
与现有技术相比，本发明实施例提供的一种双向瞬态电压抑制保护器件的制作工艺的有益效果与上述第一方面任一技术方案所述双向瞬态电压抑制保护器件的有益效果相同，在此不做赘述。
第三方面，本发明实施例还提供了一种电子产品，包括第一方面提供的任一技术方案所述的双向瞬态电压抑制保护器件。
与现有技术相比，本发明实施例提供的电子产品的有益效果与上述第一方面任一技术方案所述双向瞬态电压抑制保护器件的有益效果相同，在此不做赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一个实施例公开的双向瞬态电压抑制保护器件的剖面图；
图2为本发明另一个实施例公开的双向瞬态电压抑制保护器件的的剖面图；
图3为本发明实施例公开的瞬态电压抑制保护器件的等效电路图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
申请人经过研究发现，现有技术中现有TVS产品实现较高工作电压是通过串联低压TVS实现，这样不仅增加成本，而且会引入额外的阻抗，同时，现有产品存在中单颗芯片工作电压相对较低的问题。
为了解决上述问题，本发明实施例提供了一种双向瞬态电压抑制保护器件，通过采用在衬底上形成多层外延层，并在远离所述衬底最上方外延层上设置有阱，利用基极开路三极管，通过中间位置低阻抗外延层降低电流增益，解决了现有产品因外延层厚度制约导致的双向瞬态电压抑制保护器件无法实现更高工作电压的问题。
所以为了解决上述问题，以下通过实施例详细说明本发明。
下面结合附图，详细说明本发明的各种非限制性实施方式。
第一方面，本发明实施例提供了一种双向瞬态电压抑制保护器件。在本发明实施例中，具体的外延层的层数不作限制，在本发明实施例中，外延层最少为两层外延层。
实施例1
如图1所示，本发明实施例以双向瞬态电压抑制保护器件中的外延层为三层进行详细说明本发明的技术方案。
本发明实施例提供了一种双向瞬态电压抑制保护器件，包括，衬底04，阱01，与阱接触的外延层02-3，中间外延层02-2，与所述衬底接触的外延层02-1，与阱接触的外延层02-3，中间外延层02-2和与所述衬底接触的外延层02-1构成外延层02，在所述保护器件外延层02上表面还设置有氧化层07，淀积金属刻蚀后可以通过氧化层07防止第一金属06接到基区，在整个保护器件最外表面还设置有钝化保护层08用于保护整个器件。
与所述衬底接触的外延层02-1，中间外延层02-2和与阱接触的外延层02-3依次从下到上设置在所述衬底04上方，远离所述衬底04最上方外延层02-3上设置有阱01，所述阱01的***设置有沟槽03，所述沟槽03贯穿外延层02并延伸至所述衬底04，所述沟槽03填充有绝缘材料，通过设置所述沟槽03可以防止漏电，在本发明实施例中沟槽03中填充的绝缘材料为二氧化硅。
在本发明实施例中，所述衬底04与所述阱01掺杂类型相同，且分别与与阱接触的外延层02-3，中间外延层02-2和与所述衬底接触的外延层02-1掺杂类型相反，其中，与阱接触的外延层02-3，中间外延层02-2和与所述衬底接触的外延层02-1的掺杂类型相同。
在本发明优选实施例中，所述衬底04为N+型，所述外延层02为P型，所述阱01为N+型，也就是说，所述衬底04和阱01为N型重掺杂，所述外延层02中的多层外延层掺杂浓度相对应所述衬底04和阱01的掺杂浓度较小。
所述阱01和所述衬底03分别通过第一金属层06和第二金属层05连接作为集电极或发射极引出，多层所述外延层02作为基极，需要说明的是，阱01既可以作为集电极也可以作为发射极通过第一金属层06引出，所述衬底03既可以作为集电极也可以作为发射极通过第二金属层05引出，所述第一金属层06可以为铜，所述第二金属层05可以为银，本发明实施例对此不作限制。
在本发明实施例中，与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的电阻率分别大于中间位置外延层02-2的电阻率；与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的掺杂浓度分别小于中间位置外延层02-2的掺杂浓度，通过在多层外延层的中间外延层设置电阻率较小的外延层可以降低电流增益，同时可以增大集电极与基极直接的击穿电压值。
在本发明实施例中，与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的电阻率相同或电阻率相差在预设范围内，或与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的掺杂浓度相同或掺杂浓度相差在预设范围内。
在本发明实施例中，与阱接触的外延层02-3和与所述衬底接触的外延层02-1的电阻率在0.1-1.0Ω·cm范围内，中间外延层02-2的电阻率在0.01-0.1Ω·cm范围内。
在本发明实施例中，所述中间位置外延层02-2的厚度3-10um范围内，与阱接触的外延层02-3和与所述衬底接触的外延层02-1的厚度在3-15um范围内，其中，与阱接触的外延层02-3和与所述衬底接触的外延层02-1的厚度相同或厚度相差在预设范围内。
通过将与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的电阻率控制为相同或者近似相同，通过将与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的掺杂浓度控制为相同或者近似相同，通过将与所述衬底接触的外延层02-1和与所述阱接触的外延层02-3的厚度控制为相同或者近似相同，可以使得瞬态电压抑制保护器件为双向瞬态电压抑制保护器件，所以所述阱01既可以作为集电极也可以作为发射极通过第一金属层06引出，所述衬底03既可以作为集电极也可以作为发射极通过第二金属层05引出。
如图3所示，图3为本发明实施例公开的瞬态电压抑制保护器件的等效电路图，在本发明实施例中，NPN是垂直结构，电流从阱01流到下方衬底04，或者电流从上方阱01流到下方衬底04，达到的效果是一样的。
与现有技术相比，本发明实施例提供了一种双向瞬态电压抑制保护器件，通过采用在衬底上形成多层外延层，并在远离所述衬底最上方外延层上设置有阱，利用基极开路三极管，通过中间位置低阻抗外延层降低电流增益，解决了现有产品因外延层厚度制约导致的双向瞬态电压抑制保护器件无法实现更高工作电压的问题。
实施例2
如图2所示，本发明实施例以双向瞬态电压抑制保护器件中的外延层为四层进行详细说明本发明的技术方案。
本发明实施例提供了一种双向瞬态电压抑制保护器件，包括，衬底04，阱01，与阱接触的外延层02-4，中间外延层02-2和中间外延层02-3，与所述衬底接触的外延层02-1，与阱接触的外延层02-4，中间外延层02-2和中间外延层02-3，和与所述衬底接触的外延层02-1构成外延层02，淀积金属刻蚀后可以通过氧化层07防止第一金属层06接到基区，在整个保护器件最外表面还设置有钝化保护层08用于保护整个器件。
与所述衬底接触的外延层02-1，中间外延层02-2，中间外延层02-3和与阱接触的外延层02-4依次从下到上设置在所述衬底04上方，远离所述衬底04最上方外延层02-4上设置有阱01，所述阱01的***设置有沟槽03，所述沟槽03贯穿外延层02并延伸至所述衬底04，所述沟槽03填充有绝缘材料，通过设置所述沟槽03可以防止漏电，在本发明实施例中沟槽03中填充的绝缘材料为二氧化硅。
在本发明实施例中，所述衬底04与所述阱01掺杂类型相同，且分别与与阱接触的外延层02-4，中间外延层02-2，中间外延层02-3和与所述衬底接触的外延层02-1掺杂类型相反，其中，与阱接触的外延层02-4，中间外延层02-2，中间外延层02-3和与所述衬底接触的外延层02-1的掺杂类型相同。
在本发明优选实施例中，所述衬底04为N+型，所述外延层02为P型，所述阱01为N+型，也就是说，所述衬底04和阱01为N型重掺杂，所述外延层02中的多层外延层掺杂浓度相对应所述衬底04和阱01的掺杂浓度较小。
所述阱01和所述衬底04分别通过第一金属层06和第二金属层05连接作为集电极或发射极引出，多层所述外延层02作为基极，需要说明的是，阱01既可以作为集电极也可以作为发射极通过第一金属层06引出，所述衬底03既可以作为集电极也可以作为发射极通过第二金属层05引出，所述第一金属层06可以为铜，所述第二金属层05可以为银，本发明实施例对此不作限制。
在本发明实施例中，与所述衬底接触的外延层02-1和与所述阱接触的外延层02-6的电阻率分别大于中间位置外延层02-2和中间位置外延层02-3的电阻率；与所述衬底接触的外延层02-1和与所述阱接触的外延层02-4的掺杂浓度分别小于中间位置外延层02-2和中间位置外延层02-2的掺杂浓度，通过在多层外延层的中间外延层设置电阻率较小的外延层可以降低电流增益，同时可以增大集电极与基极直接的击穿电压值。
在本发明实施例中，与所述衬底接触的外延层02-1和与所述阱接触的外延层02-4的电阻率相同或电阻率相差在预设范围内，或与所述衬底接触的外延层02-1和与所述阱接触的外延层02-4的掺杂浓度相同或掺杂浓度相差在预设范围内。
在本发明实施例中，与阱接触的外延层02-4和与所述衬底接触的外延层02-1的电阻率在0.1-1.0Ω·cm范围内，中间外延层02-2和中间位置外延层02-2的电阻率02-2在0.01-0.1Ω·cm范围内。
在本发明实施例中，所述中间位置外延层02-2和中间位置外延层02-2的厚度3-10um范围内，与阱接触的外延层02-4和与所述衬底接触的外延层02-1的厚度在3-15um范围内，其中，与阱接触的外延层02-4和与所述衬底接触的外延层02-1的厚度相同或厚度相差在预设范围内。
通过将与所述衬底接触的外延层02-1和与所述阱接触的外延层02-4的电阻率控制为相同或者近似相同，通过将与所述衬底接触的外延层02-1和与所述阱接触的外延层02-4的掺杂浓度控制为相同或者近似相同，通过将与所述衬底接触的外延层02-1和与所述阱接触的外延层02-4的厚度控制为相同或者近似相同，可以使得瞬态电压抑制保护器件为双向瞬态电压抑制保护器件，所以所述阱01既可以作为集电极也可以作为发射极通过第一金属06引出，所述衬底04既可以作为集电极也可以作为发射极通过第二金属05引出。
如图3所示，图3为本发明实施例公开的瞬态电压抑制保护器件的等效电路图，在本发明实施例中，NPN是垂直结构，电流从阱01流到下方衬底04，或者电流从上方阱01流到下方衬底04，达到的效果是一样的。
与现有技术相比，本发明实施例提供了一种双向瞬态电压抑制保护器件，通过采用在衬底上形成多层外延层，并在远离所述衬底最上方外延层上设置有阱，利用基极开路三极管，通过中间位置低阻抗外延层降低电流增益，解决了现有产品因外延层厚度制约导致的双向瞬态电压抑制保护器件无法实现更高工作电压的问题。
第二方面，本发明实施例提供了一种双向瞬态电压抑制保护器件的制作工艺，可以制作出双向瞬态电压抑制保护器件。
通过以下步骤可以制作出如实施例1至实施例2公开的双向瞬态电压抑制保护器件，具体包括以下步骤：
在衬底上形成与所述衬底掺杂类型相反多层外延层，其中，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率分别大于中间位置外延层的电阻率；与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度分别小于中间位置外延层的掺杂浓度；
在远离所述衬底的最上方外延层上形成阱，所述阱的掺杂类型与所述外延层掺杂类型相反；
所述阱和所述衬底分别通过第一金属层和第二金属层连接作为电极引出，多层所述外延层作为开路电极。
作为本发明的优选实施例，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率相同或电阻率相差在预设范围内，或与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度相同或掺杂浓度相差在预设范围内。
与现有技术相比，本发明实施例提供的一种双向瞬态电压抑制保护器件的制作工艺的有益效果与上述第一方面提供的任一技术方案所述双向瞬态电压抑制保护器件的有益效果相同，在此不做赘述。
第三方面，本发明实施例还提供了一种电子产品。该电子产品包括第一方面提供的所述的双向瞬态电压抑制保护器件。
与现有技术相比，本发明实施例提供的电子产品的有益效果与上述第一方面所述的双向瞬态电压抑制保护器件有益效果相同，此处不做赘述。
其中，上述电子产品可以为显示终端、通讯设备、工程设备等，在此不一一列出。
在上述实施方式的描述中，具体特征、结构或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种双向瞬态电压抑制保护器件，其特征在于，包括，衬底，四层外延层和阱；
四层所述外延层依次设置在所述衬底上方，远离所述衬底最上方外延层上设置有阱；
所述衬底与所述阱掺杂类型相同，且分别与四层所述外延层掺杂类型相反，其中，四层所述外延层的掺杂类型相同；
与所述衬底接触的外延层和与所述阱接触的外延层的电阻率分别大于中间位置外延层的电阻率，与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度分别小于中间位置外延层的掺杂浓度；
所述阱和所述衬底分别通过第一金属层和第二金属层连接作为集电极或发射极引出，四层所述外延层作为基极；
中间位置两层外延层的电阻率分别小于其余两层外延层的电阻率，其余两层外延层电阻率相同或者电阻率相差在预设范围内；中间位置两层外延层的掺杂浓度分别大于其余两层外延层的掺杂浓度，其余两层外延层的掺杂浓度相同或掺杂浓度相差在预设范围内。
2.根据权利要求1所述的双向瞬态电压抑制保护器件，其特征在于，所述阱的***设置有沟槽，所述沟槽贯穿四层所述外延层并延伸至所述衬底，所述沟槽填充有绝缘材料。
3.根据权利要求1所述的双向瞬态电压抑制保护器件，其特征在于，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率相同或电阻率相差在预设范围内，或与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度相同或掺杂浓度相差在预设范围内。
4.根据权利要求1所述的双向瞬态电压抑制保护器件，其特征在于，
当多个所述外延层为四层外延层时，所述中间位置两层外延层的电阻率在0.01-0.1Ω·cm范围内，其余两层外延层电阻率在0.1-1.0Ω·cm范围内。
5.根据权利要求1所述的双向瞬态电压抑制保护器件，其特征在于，
当多个所述外延层为四层外延层时，所述中间位置两层外延层的厚度在3-10um范围内，其余两层外延层的厚度在3-15um范围内，其余两层外延层的厚度相同或厚度相差在预设范围内。
6.根据权利要求1至5任一项所述的双向瞬态电压抑制保护器件，其特征在于，所述衬底为N+型，多层外延层为P型，所述阱为N+型。
7.根据权利要求6任一项所述的双向瞬态电压抑制保护器件，其特征在于，所述沟槽填充的绝缘材料为二氧化硅。
8.一种双向瞬态电压抑制保护器件的制作工艺，其特征在于，包括，
在衬底上形成与所述衬底掺杂类型相反多层外延层，其中，与所述衬底接触的外延层和与所述阱接触的外延层的电阻率分别大于中间位置外延层的电阻率；与所述衬底接触的外延层和与所述阱接触的外延层的掺杂浓度分别小于中间位置外延层的掺杂浓度；
在远离所述衬底的最上方外延层上形成阱，所述阱的掺杂类型与所述外延层掺杂类型相反；
所述阱和所述衬底分别通过第一金属层和第二金属层连接作为集电极或发射极引出，多层所述外延层作为基极。
9.一种电子产品，其特征在于，包括如权利要求1至7任一项所述双向瞬态电压抑制保护器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010378835.6A CN111564439B (zh) | 2020-05-07 | 2020-05-07 | 一种双向瞬态电压抑制保护器件、制作工艺及电子产品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010378835.6A CN111564439B (zh) | 2020-05-07 | 2020-05-07 | 一种双向瞬态电压抑制保护器件、制作工艺及电子产品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111564439A CN111564439A (zh) | 2020-08-21 |
| CN111564439B true CN111564439B (zh) | 2024-01-23 |
Family
ID=72073238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010378835.6A Active CN111564439B (zh) | 2020-05-07 | 2020-05-07 | 一种双向瞬态电压抑制保护器件、制作工艺及电子产品 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111564439B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113421930A (zh) * | 2021-08-23 | 2021-09-21 | 江苏应能微电子有限公司 | 双向高压瞬态电压抑制器的结构及其制作方法 |
| EP4307374A1 (en) * | 2022-07-12 | 2024-01-17 | Diodes Incorporated | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108039348A (zh) * | 2018-01-17 | 2018-05-15 | 上海长园维安微电子有限公司 | 可实现高耐压的esd保护器件及其制造方法 |
| CN110444541A (zh) * | 2019-08-09 | 2019-11-12 | 成都吉莱芯科技有限公司 | 一种电压可调的双向esd保护器件及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489660B1 (en) * | 2001-05-22 | 2002-12-03 | General Semiconductor, Inc. | Low-voltage punch-through bi-directional transient-voltage suppression devices |
| US10157904B2 (en) * | 2017-03-31 | 2018-12-18 | Alpha And Omega Semiconductor (Cayman) Ltd. | High surge bi-directional transient voltage suppressor |
-
2020
- 2020-05-07 CN CN202010378835.6A patent/CN111564439B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108039348A (zh) * | 2018-01-17 | 2018-05-15 | 上海长园维安微电子有限公司 | 可实现高耐压的esd保护器件及其制造方法 |
| CN110444541A (zh) * | 2019-08-09 | 2019-11-12 | 成都吉莱芯科技有限公司 | 一种电压可调的双向esd保护器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111564439A (zh) | 2020-08-21 |
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