CN111539178B - 一种基于神经网络的芯片版图设计方法和***及制作方法 - Google Patents

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Abstract

本发明公开了一种基于神经网络的芯片版图设计方法和***及制作方法，属于数字集成电路技术领域，包括S1：采集数字集成电路的RTL代码，识别得到物理单元；S2：分类物理单元并读入目标版图的设计规则数据；S3：设置目标版图的性能得到目标版图的设计参数，设置放置阻隔层和布线阻隔层；S4：训练神经网络，根据训练好的神经网络对物理单元进行预摆放，输出预摆放后各物理单元的位置坐标，再进行实际摆放，并添加特殊物理单元；S5：设置电源和接地网络，检查设计规则并仿真，得到满足预设性能的目标版图；本发明解决了现有数字集成电路版图设计需要人为摆放物理单元和人为进行迭代摆放，导致人力成本较大，设计效率较低，以及影响流片成功率的问题。

Description

一种基于神经网络的芯片版图设计方法和***及制作方法
技术领域
本发明属于数字集成电路技术领域，涉及一种基于神经网络的芯片版图设计方法和***以及基于该方法设计得到的集成电路版图的芯片制作方法。
背景技术
随着科技的进步，集成电路技术已经进入了纳米时代。集成电路设计方法涉及面广，内容复杂，其中版图设计是集成电路物理实现的基础技术。版图设计的质量好坏直接会影响到集成电路的功耗、性能和面积。在***芯片设计中，集成了接口单元、标准逻辑单元、模拟与混合信号模块，存储器和多种IP模块。所有这些模块的物理实现，全都离不开基本的版图设计。
伴随着集成电路内部集成的晶体管数量的成倍增加和产品迭代速度的逐渐加快，在集成电路技术中，EDA工具已成为必备基础手段，一系列集成电路版图设计方法的研究成果在其中得以体现，并在设计过程中发挥作用，IP核复用技术也已被广泛使用。但是，在数字芯片设计生产过程中，往往需要人工摆放各种物理单元，不仅会增加大量的人力成本，而且在人为摆放过程中，需要花费大量的精力进行不断迭代摆放，大幅降低数字芯片的设计效率，且流片成功率的大小受数字集成电路版图摆放人员经验的高低影响巨大。还因为宏单元数量过多而导致***自动摆放功能不能满足目标版图设计规则，不能达到预设性能。
因此，本发明针对上述问题，提出了一种基于神经网络的芯片版图设计方法和***及芯片制作方法。
发明内容
本发明的目的在于：提供了一种基于神经网络的芯片版图设计方法和***及制作方法，解决了现有数字集成电路版图设计需要人为摆放物理单元和人为进行迭代摆放，导致人力成本较大，设计效率较低，以及影响流片成功率的问题。
本发明采用的技术方案如下：
一种基于神经网络的芯片版图设计方法，包括：
S1：采集数字集成电路的RTL代码，识别得到RTL代码所代表的物理单元，再获取每个物理单元对应的物理版图效应相关参数；
S2：分类步骤S1中识别得到的物理单元，分类类别包括基本逻辑单元和宏单元，并读入数字集成电路目标版图的设计规则数据，所述设计规则数据包括数字集成电路每一层金属的基本属性；
S3：设置数字集成电路目标版图的性能，得到数字集成电路目标版图的设计参数，根据该设计参数设置放置阻隔层和布线阻隔层；
S4：训练神经网络，根据训练好的神经网络对步骤S2中分类后的物理单元进行预摆放，输出预摆放后各物理单元的位置坐标，再进行实际摆放，并添加包括阱单元的特殊物理单元；
S5：对步骤S4中摆放好的物理单元设置电源和接地网络，然后检查设计规则并仿真，得到满足预设性能的目标版图。
进一步地，所述步骤S2中的基本属性包括最小宽度、最大宽度、最小间距和最大密度。
进一步地，所述步骤S4中训练神经网络包括：
S41：收集各种常用物理单元的尺寸信息、形状信息、引脚信息、功能属性并将其作为待训练神经网络的原始数据集；
S42：选择流片成功率较高的数字集成电路版图制作标注数据集，标注原始数据集中的宏单元的位置优先级，根据数字集成电路版图的面积大小和利用率将数字集成电路版图中相互间连接引脚较多的宏单元一起摆放在数字集成电路版图的***，再将流片成功率较高的数字集成电路版图各物理单元的相对位置信息作为目标集，与步骤S41的原始数据集一起作为待训练神经网络的训练集，并将训练集的五分之一作为测试集；
S43：根据训练集的数据大小维度确定待训练神经网络的输入端口数目，并根据特定需求搭建对应的神经网络；
S44：将训练集数据传输到待训练神经网络中计算更新权重值，并在迭代训练到神经网络的输出数据集与目标数据集一致时，使用测试集进行测试，直到神经网络的准确率达到目标要求时停止训练，便得到训练好的神经网络。
进一步地，所述步骤S4中根据训练好的神经网络对步骤S2中分类后的物理单元进行预摆放包括：
采用已训练好的神经网络，对宏单元进行分类，分类包括存储单元和IP核，根据尺寸大小、所属金属层以及不同功能优先摆放宏单元，且根据需求不同每个宏单元之间保留适当的间距，再进行基本逻辑单元的摆放，完成预摆放。
进一步地，所述步骤S5中进行仿真包括：
通过仿真工具对预摆放完成的数字集成电路版图的版图效应进行仿真，所述版图效应包括I/O的摆放顺序、版图功耗大小、版图内部不同位置物理单元的电压降、模拟信号和数字信号的隔离度、内部数据通路是否最短、关键时间路径的模块距离是否最短、走线能否绕通、是否达到版图最优利用率以及时序是否收敛。
一种基于神经网络的芯片版图设计***，采用上述基于神经网络的芯片版图设计方法的***，包括：
数据采集模块：采集数字集成电路的RTL代码，并将其转化为RTL代码对应的物理单元；
分类模块：将数据采集模块转化的物理单元进行分类，并读入数字集成电路目标版图的设计规则数据；
版图生成模块：训练神经网络并根据训练好的神经网络对分类后的物理单元进行预摆放，智能化生成满足设定性能的数字集成电路版图并进行实际摆放；
版图仿真模块：对版图生成模块已摆放的物理单元设置电源和接地网络，检查设计规则并仿真，得到满足预设性能的目标版图。
进一步地，所述版图生成模块包括神经网络训练子模块和冗余单元增加子模块；
所述神经网络训练子模块根据数据采集模块和分类模块得到的物理单元，得到训练集和测试集，根据训练集搭建并训练神经网络，得到训练好的神经网络，并根据训练好的神经网络对分类模块得到的物理单元进行智能预摆放后输出各物理单元的位置坐标；
所述冗余单元增加子模块根据各物理单元的位置坐标进行实际摆放，并添加包括阱单元的特殊物理单元。
一种基于神经网络的芯片制作方法，采用上述基于神经网络的芯片版图设计方法设计得到的目标版图来制作数字集成电路芯片。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
一种基于神经网络的芯片版图设计方法和***及制作方法，引入了神经网络结构，大幅度增强了数字集成电路版图设计方法的智能化程度，通过数字集成电路版图的智能化摆放，大幅减轻了数字集成电路版图设计工程师的工作量，为后期数字集成电路版图的后仿及验证提供了更充足的时间，并且提高了数字集成电路的设计效率以及数字集成电路的流片良率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图，其中：
图1是一种基于神经网络的芯片版图设计方法的流程图；
图2是一种基于神经网络的芯片版图设计***的连接框图；
图3是本发明实施例一中数字集成电路目标版图的示意图；
图4是本发明实施例一中搭建的神经网络的运算模型示意图；
图5是本发明实施例一中训练神经网络的训练流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例只是本发明的一部分实施例，而不是全部的实施例。通常在此处描述和附图中示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面结合实施例对本发明的特征和性能作进一步的详细描述。
实施例一
本发明的较佳实施例，提供了一种基于神经网络的芯片版图设计方法，如图1所示，包括：
S1：采集数字集成电路的RTL代码，识别得到RTL代码所代表的物理单元，再获取每个物理单元对应的物理版图效应相关参数；
S2：分类步骤S1中识别得到的物理单元，分类类别包括基本逻辑单元和宏单元，并读入数字集成电路目标版图的设计规则数据，所述设计规则数据包括数字集成电路每一层金属的基本属性，所述基本属性包括最小宽度、最大宽度、最小间距和最大密度；
S3：设置如图3所示的数字集成电路目标版图的性能，图中的数字集成电路版图包括I/O端和内部模块Core，I/O端包括输入输出单元和电源地单元，为了后续封装的便利，在I/O的引脚处加有I/O Pad，内部模块Core包括基本逻辑单元(Logic)和宏单元(Macrocell)，所述宏单元包括存储模块(SRAM)和IP核，所述IP核包括锁相环(PLL)、数模转换模块(DAC)和数字信号处理模块(DSP)，图中的数字集成电路目标版图有4n个端口，其中“pi”代表输入端口，“po”代表输出端口，“PVDD”代表电源端口，“PGND”代表接地端口，四个角落具有特殊的角落I/O Pad，形成数字集成电路版图***的电源环和接地环，电源环可以平均分布电流，缩短电流回路，更有效的减小电压降与电迁移问题，P1corner、P2corner、P3comer和P4comer均为角落I/O Pad；根据预设性能得到数字集成电路目标版图的设计参数，根据该设计参数设置放置阻隔层(placement blockage)和布线阻隔层(routing blockage)；
S4：训练神经网络，根据训练好的神经网络对步骤S2中分类后的物理单元进行预摆放，输出预摆放后各物理单元的位置坐标，再进行实际摆放，并添加包括阱单元(WellTaps)的特殊物理单元；
S41：收集各种常用物理单元的尺寸信息、形状信息、引脚信息、功能属性并将其作为待训练神经网络的原始数据集；
S42：选择流片成功率较高的数字集成电路版图制作标注数据集，标注原始数据集中的宏单元的位置优先级，根据数字集成电路版图的面积大小和利用率将数字集成电路版图中相互间连接引脚较多的宏单元一起摆放在数字集成电路版图的***，再将流片成功率较高的数字集成电路版图各物理单元的相对位置信息作为目标集，与步骤S41的原始数据集一起作为待训练神经网络的训练集，并将训练集的五分之一作为测试集；
S43：根据训练集的数据大小维度确定待训练神经网络的输入端口数目，并根据特定需求搭建对应的神经网络，本实施例中搭建的神经网络的运算模型示意图如图4所示，包括三层，输入层X1、X2，隐藏层L1、L2，和输出层，图中每个圆圈代表一个神经元，包括信号输入求和，求和后的信号经过激活函数处理得到输出，其中，激活函数包括sigmoid函数、Tanh函数、ReLU函数等，以其中一个神经元为例，其运算为：
f1(e)＝f1(w(x1)1x1+w(x2)1x2，
其中，f1(e)代表激活函数，按上述运算公式计算得到激活函数f2(e)、f3(e)、f4(e)、f5(e)、f6(e)、f7(e)；
S44：对图4的神经网络进行训练，训练流程图如图5所示，将训练集数据传输到待训练神经网络中通过反向传播算法计算更新权重值，输出目标结果Y，并在迭代训练到神经网络的输出数据集与目标数据集一致时，即多组训练数据同时达到目标结果Y时，可以默认神经网络已经训练完成，然后使用测试集进行测试，直到神经网络的准确率达到目标要求时停止训练，便得到训练好的神经网络；
S45：采用已训练好的神经网络，对宏单元进行分类，分类包括存储单元和IP核，根据尺寸大小、所属金属层以及不同功能优先摆放宏单元，且根据需求不同每个宏单元之间保留适当的间距，再进行基本逻辑单元的摆放，完成预摆放；
S46：输出预摆放后各物理单元的位置坐标，再进行实际摆放，并添加包括阱单元的特殊物理单元；
S5：对步骤S4中摆放好的物理单元设置电源和接地网络，然后检查设计规则并仿真，得到满足预设性能的目标版图，其中仿真通过仿真工具对预摆放完成的数字集成电路版图的版图效应进行仿真，所述版图效应包括
I/O的摆放顺序：包括信号I/O、电源I/O和接地I/O的摆放顺序，所述信号I/O包括高频信号I/O和常规电信号I/O；合格的I/O摆放顺序为整个数字集成电路芯片的供电保持平衡，不会导致数字集成电路芯片内部连线产生堵塞或增加冗余路径的连线；
版图功耗大小：保证数字集成电路版图预摆放后芯片的整体功耗处于最低状态；
版图内部不同位置物理单元的电压降：数字集成电路芯片中电源和地网络上不同位置电压下降或升高，该压降的大小决定于从电源PAD到所计算的逻辑门单元之间等效电阻的大小，经过数字集成电路版图智能预摆放后芯片的整体IR-drop要保证最小，且不能低于数字集成电路芯片内部任何一个物理单元的工作电压；
模拟信号和数字信号的隔离度：数字集成电路版图预摆放后，模拟信号物理单元和数字信号物理单元要按照一定的区域范围智能摆放，保证各物理单元的模拟信号和数字信号互不干扰正常工作；
内部数据通路是否最短：数字集成电路版图预摆放后，内部物理单元之间有数据通路的地方尽量保证物理单元之间连线最短，且不发生绕线堵塞状况；
走线能否绕通：数字集成电路版图预摆放后，内部物理单元的摆放密集度要保证每一个物理单元的外部连线都可以正常连接；
是否达到版图最优利用率：数字集成电路版图预摆放后，内部宏单元和物理逻辑单元的分布密度达到最优，保证了单位面积芯片的利用率，节约了整体的流片成本；
时序是否收敛：数字集成电路版图预摆放后，数字集成电路芯片中的每一个宏单元和物理单元的建立时间和保持时间要满足芯片本身的目标工作频率。
实施例二
本实施例在实施例一的基础上，提出了一种基于神经网络的芯片版图设计***，如图2所示，包括：
数据采集模块：采集数字集成电路的RTL代码，并将其转化为RTL代码对应的物理单元；
分类模块：将数据采集模块转化的物理单元进行分类，并读入数字集成电路目标版图的设计规则数据，保证生成的数字集成电路版图符合现实生产工艺的要求；
版图生成模块：训练神经网络并根据训练好的神经网络对分类后的物理单元进行预摆放，智能化生成满足设定性能的数字集成电路版图并进行实际摆放；
版图仿真模块：对版图生成模块已摆放的物理单元设置电源和接地网络，检查设计规则并仿真，得到满足预设性能的目标版图。
进一步地，所述版图生成模块包括神经网络训练子模块和冗余单元增加子模块；
所述神经网络训练子模块根据数据采集模块和分类模块得到的物理单元，得到训练集和测试集，根据训练集搭建并训练神经网络，得到训练好的神经网络，并根据训练好的神经网络对分类模块得到的物理单元进行智能预摆放后输出各物理单元的位置坐标；
所述冗余单元增加子模块根据各物理单元的位置坐标进行实际摆放，并添加包括阱单元的特殊物理单元，可提高流片成功率。
实施例三
本实施例在实施例一的基础上，提出了一种基于神经网络的芯片制作方法，采用实施例一的基于神经网络的芯片版图设计方法设计得到的目标版图制作数字集成电路芯片。
本发明引入了神经网络结构，大幅度增强了数字集成电路版图设计方法的智能化程度，通过数字集成电路版图的智能化摆放，大幅减轻了数字集成电路版图设计工程师的工作量，为后期数字集成电路版图的后仿及验证提供了更充足的时间，并且提高了数字集成电路的设计效率以及数字集成电路的流片良率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明的保护范围，任何熟悉本领域的技术人员在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于神经网络的芯片版图设计方法，其特征在于，包括：
S1：采集数字集成电路的RTL代码，识别得到RTL代码所代表的物理单元，再获取每个物理单元对应的物理版图效应相关参数；
S2：分类步骤S1中识别得到的物理单元，分类类别包括基本逻辑单元和宏单元，并读入数字集成电路目标版图的设计规则数据，所述设计规则数据包括数字集成电路每一层金属的基本属性；
S3：设置数字集成电路目标版图的性能，得到数字集成电路目标版图的设计参数，根据该设计参数设置放置阻隔层和布线阻隔层；
S4：训练神经网络，根据训练好的神经网络对步骤S2中分类后的物理单元进行预摆放，输出预摆放后各物理单元的位置坐标，再进行实际摆放，并添加包括阱单元的特殊物理单元；
S5：对步骤S4中摆放好的物理单元设置电源和接地网络，然后检查设计规则并仿真，得到满足预设性能的目标版图；
所述步骤S4中训练神经网络包括：
S41：收集各种常用物理单元的尺寸信息、形状信息、引脚信息、功能属性并将其作为待训练神经网络的原始数据集；
S42：选择流片成功率较高的数字集成电路版图制作标注数据集，标注原始数据集中的宏单元的位置优先级，根据数字集成电路版图的面积大小和利用率将数字集成电路版图中相互间连接引脚较多的宏单元一起摆放在数字集成电路版图的***，再将流片成功率较高的数字集成电路版图各物理单元的相对位置信息作为目标集，与步骤S41的原始数据集一起作为待训练神经网络的训练集，并将训练集的五分之一作为测试集；
S43：根据训练集的数据大小维度确定待训练神经网络的输入端口数目，并根据特定需求搭建对应的神经网络；
S44：将训练集数据传输到待训练神经网络中计算更新权重值，并在迭代训练到神经网络的输出数据集与目标数据集一致时，使用测试集进行测试，直到神经网络的准确率达到目标要求时停止训练，便得到训练好的神经网络；
所述步骤S4中根据训练好的神经网络对步骤S2中分类后的物理单元进行预摆放包括：
采用已训练好的神经网络，对宏单元进行分类，分类包括存储单元和IP核，根据尺寸大小、所属金属层以及不同功能优先摆放宏单元，且根据需求不同每个宏单元之间保留适当的间距，再进行基本逻辑单元的摆放，完成预摆放；
所述步骤S5中进行仿真包括：
通过仿真工具对预摆放完成的数字集成电路版图的版图效应进行仿真，所述版图效应包括I/O的摆放顺序、版图功耗大小、版图内部不同位置物理单元的电压降、模拟信号和数字信号的隔离度、内部数据通路是否最短、关键时间路径的模块距离是否最短、走线能否绕通、是否达到版图最优利用率以及时序是否收敛。
2.根据权利要求1所述的一种基于神经网络的芯片版图设计方法，其特征在于：所述步骤S2中的基本属性包括最小宽度、最大宽度、最小间距和最大密度。
3.一种基于神经网络的芯片版图设计***，其特征在于：所述基于神经网络的芯片版图设计***为基于权利要求1、2任一所述的基于神经网络的芯片版图设计方法的***，包括：
数据采集模块：采集数字集成电路的RTL代码，并将其转化为RTL代码对应的物理单元；
分类模块：将数据采集模块转化的物理单元进行分类，并读入数字集成电路目标版图的设计规则数据；
版图生成模块：训练神经网络并根据训练好的神经网络对分类后的物理单元进行预摆放，智能化生成满足设定性能的数字集成电路版图并进行实际摆放；
版图仿真模块：对版图生成模块已摆放的物理单元设置电源和接地网络，检查设计规则并仿真，得到满足预设性能的目标版图。
4.根据权利要求3所述的一种基于神经网络的芯片版图设计***，其特征在于：所述版图生成模块包括神经网络训练子模块和冗余单元增加子模块；
所述神经网络训练子模块根据数据采集模块和分类模块得到的物理单元，得到训练集和测试集，根据训练集搭建并训练神经网络，得到训练好的神经网络，并根据训练好的神经网络对分类模块得到的物理单元进行智能预摆放后输出各物理单元的位置坐标；
所述冗余单元增加子模块根据各物理单元的位置坐标进行实际摆放，并添加包括阱单元的特殊物理单元。
5.一种基于神经网络的芯片制作方法，其特征在于：所述基于神经网络的芯片制作方法采用权利要求1、2任一所述的基于神经网络的芯片版图设计方法设计得到的目标版图制作数字集成电路芯片。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114519329B (zh) * 2020-11-19 2023-03-24 Tcl科技集团股份有限公司 一种集成电路的绘制方法、装置、存储介质及终端设备
CN112464598B (zh) * 2020-12-09 2024-02-23 长江存储科技有限责任公司 电压降的确定方法、确定装置和计算机可读存储介质
CN112668277B (zh) * 2020-12-22 2022-03-18 无锡众星微***技术有限公司 芯片pad及其控制逻辑的设计和集成方法与装置
CN112989676B (zh) * 2021-04-20 2021-07-20 北京智芯仿真科技有限公司 层间耦合即时更新的集成电路电流分布的迭代方法及装置
US11675951B2 (en) * 2021-05-28 2023-06-13 Huawei Technologies Co., Ltd. Methods and systems for congestion prediction in logic synthesis using graph neural networks
CN114065939B (zh) * 2021-11-22 2022-10-11 北京百度网讯科技有限公司 量子芯片设计模型的训练方法、装置、设备及存储介质
WO2023206281A1 (zh) * 2022-04-25 2023-11-02 杭州法动科技有限公司 一种模拟电路的快速仿真优化方法及其***
CN115358175B (zh) * 2022-10-18 2023-03-24 北京智芯微电子科技有限公司 电路形式化模型简化方法及***
WO2024145830A1 (zh) * 2023-01-04 2024-07-11 声龙(新加坡)私人有限公司 一种集成电路的层次化版图及其顶层电源设置方法
CN117494651A (zh) * 2023-11-14 2024-02-02 合芯科技(苏州)有限公司 基于机器学习的sram位单元的优化设计方法、装置、介质及终端
CN117313636B (zh) * 2023-11-22 2024-02-23 全芯智造技术有限公司 用于生成版图的方法、设备和介质
CN117634101B (zh) * 2024-01-26 2024-06-25 杭州广立微电子股份有限公司 芯片表面形态确定方法、装置、计算机设备和存储介质
CN118153518A (zh) * 2024-05-10 2024-06-07 芯耀辉科技有限公司 用于集成电路的自动化识别方法、计算机设备及介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105183624A (zh) * 2015-08-28 2015-12-23 北京理工大学 一种基于数据匹配的仿真回放方法
CN105787558A (zh) * 2016-04-11 2016-07-20 江苏科技大学 基于ads的知识神经网络微带滤波器设计方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9511964D0 (en) * 1995-06-13 1995-08-09 Rdm Consultants Limited Monitoring an EEG
US6119112A (en) * 1997-11-19 2000-09-12 International Business Machines Corporation Optimum cessation of training in neural networks
WO2000052639A2 (en) * 1999-03-05 2000-09-08 Clarity, Llc Two architectures for integrated realization of sensing and processing in a single device
CN105608237B (zh) * 2014-11-19 2020-06-09 复旦大学 一种电路版图后仿真阶段的快速波形预测方法
CN104915528B (zh) * 2015-07-15 2018-07-03 中国科学院微电子研究所 集成电路的版图设计方法、版图设计***和制作方法
CN106777439A (zh) * 2015-11-24 2017-05-31 中国航空工业第六八研究所 一种基于ip硬核的数字芯片版图设计方法
US10200810B2 (en) * 2016-06-12 2019-02-05 Apple Inc. Proactive actions on mobile device using uniquely-identifiable and unlabeled locations
CN107181494B (zh) * 2017-05-16 2019-04-12 成都市深思创芯科技有限公司 一种基于神经网络控制发射机工作模式的方法
US11308253B2 (en) * 2017-07-27 2022-04-19 Synopsys, Inc. Partitioning in post-layout circuit simulation
CN108009525B (zh) * 2017-12-25 2018-10-12 北京航空航天大学 一种基于卷积神经网络的无人机对地特定目标识别方法
CN108399299A (zh) * 2018-03-02 2018-08-14 京东方科技集团股份有限公司 一种集成电路物理版图生成方法及装置
US20190392322A1 (en) * 2018-06-22 2019-12-26 FootPrintKu Inc. Electronic component packaging type classification system using artificial neural network
CN109635853A (zh) * 2018-11-26 2019-04-16 深圳市玛尔仕文化科技有限公司 基于计算机图形技术自动生成人工智能训练样本的方法
CN109684755B (zh) * 2018-12-28 2023-05-09 佛山中科芯蔚科技有限公司 一种数模混合芯片异步电路全定制方法及***
CN110188720A (zh) * 2019-06-05 2019-08-30 上海云绅智能科技有限公司 一种基于卷积神经网络的目标检测方法及***

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105183624A (zh) * 2015-08-28 2015-12-23 北京理工大学 一种基于数据匹配的仿真回放方法
CN105787558A (zh) * 2016-04-11 2016-07-20 江苏科技大学 基于ads的知识神经网络微带滤波器设计方法

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