CN111524818A - 电子器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种电子器件及其制造方法，本发明将牺牲阳极设置于焊盘之下，并具有延伸到器件边缘，可以避免牺牲阳极对焊盘的热处理时影响，并且该牺牲阳极可以保护焊盘之上的AlSi层，防止其被氧化。AlSi层的设置可以增加线接合球的润湿性，保证其可焊性，且优选的，所述AlSi层中具有N掺杂，其可以保证Al不被氧化。

Description

电子器件及其制造方法
技术领域
本发明涉及半导体器件制造测试领域，具体涉及一种电子器件及其制造方法。
背景技术
芯片形成的最后一步，往往需要后道工序的层间绝缘层和布线层的沉积。对于传统的芯片，往往需要形成焊盘以进行外部电连接。该外部电连接可以通过正装或者倒装方式形成，在此保证外部电连接的可靠性是必需的。
发明内容
基于解决上述问题，本发明提供了一种电子器件的制造方法，其包括以下：
(1)提供衬底，所述衬底包括至少一个电极；
(2)在所述衬底上形成绝缘层并进行图案化，以形成露出所述电极的第一开口；
(3)在所述绝缘层上形成牺牲阳极层和布线层，所述布线层的一端电连接所述电极，另一端设置于所述牺牲阳极层上形成为焊盘；
(4)形成覆盖所述绝缘层、所述布线层和所述牺牲阳极层的钝化层并进行图案化，以形成露出所述焊盘的第二开口；
(5)在所述第二开口中的所述焊盘上形成AlSi层；
(6)在所述AlSi层上形成线接合球。
其中，所述AlSi层采用铝钯和硅靶的共溅射方法形成，其溅射的氛围至少包含氮气。
其中，在步骤(6)中形成线接合球还包括加热熔融所述线接合球，并使得所述线接合球与所述AlSi层形成金属间化合物层。
本发明还提供了一种电子器件，其通过上述电子器件的制造方法得到，具体包括：
衬底，所述衬底包括至少一个电极；
绝缘层，设置在所述衬底上且具有露出所述电极的第一开口；
牺牲阳极和布线层，设置于所述绝缘层上，其中，所述布线层的一端电连接所述电极，另一端设置于所述牺牲阳极层上形成为焊盘；
钝化层，覆盖所述绝缘层、所述布线层和所述牺牲阳极层且具有露出所述焊盘的第二开口；
AlSi层，设置在所述第二开口中的所述焊盘上；
线接合球，设置在所述AlSi层上。
其中，所述线接合球与所述AlSi层之间形成有金属间化合物层。
其中，所述牺牲阳极层包括与所述焊盘上下不对应的第一部分以及与所述焊盘上下相对应的第二部分，所述第一部分和第二部分一体成型，且所述第一部分由所述焊盘位置延伸至所述电子器件的边缘。
其中，所述第二部分具有一凹陷，所述焊盘的一部分位于所述凹陷中。
其中，所述第二部分为一环形，所述环形中具有第三开口。
其中，所述第三开口中填充有绝缘材料。
其中，所述焊盘具有与所述第三开口共形的凹口。
本发明具有以下有益效果：本发明将牺牲阳极设置于焊盘之下，并具有延伸到器件边缘，可以避免牺牲阳极对焊盘的热处理时影响，并且该牺牲阳极可以保护焊盘之上的AlSi层，防止其被氧化。AlSi层的设置可以增加线接合球的润湿性，保证其可焊性，且优选的，所述AlSi层中具有N掺杂，其可以保证Al不被氧化。
附图说明
图1为本发明的电子器件的剖视图；
图2A为本发明第一实施例的焊盘结构的剖视图；
图2B为本发明第一实施例的牺牲阳极的俯视图；
图3A为本发明第二实施例的焊盘结构的剖视图；
图3B为本发明第二实施例的牺牲阳极的俯视图；
图4A为本发明第三实施例的焊盘结构的剖视图；
图4B为本发明第三实施例的牺牲阳极的俯视图；
图5A为本发明第四实施例的焊盘结构的剖视图；
图5B为本发明第四实施例的牺牲阳极的俯视图；
图6A为本发明第五实施例的焊盘结构的剖视图；
图6B为本发明第五实施例的牺牲阳极的俯视图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面将结合附图对根据本发明公开实施例的电子器件及其制造方法进行详细的描述。
本发明的电子器件的具体形成方法包括：
(1)提供衬底，所述衬底包括至少一个电极；
(2)在所述衬底上形成绝缘层并进行图案化，以形成露出所述电极的第一开口；
(3)在所述绝缘层上形成牺牲阳极层和布线层，所述布线层的一端电连接所述电极，另一端设置于所述牺牲阳极层上形成为焊盘；
(4)形成覆盖所述绝缘层、所述布线层和所述牺牲阳极层的钝化层并进行图案化，以形成露出所述焊盘的第二开口；
(5)在所述第二开口中的所述焊盘上形成AlSi层；
(6)在所述AlSi层上形成线接合球。
参见图1，本发明的电子器件包括衬底10，所述衬底10可以为硅衬底。所述衬底10包括具有有源区域的上表面和相对的下表面，在所述上表面上具有至少一个电极11，该电极11可以是金属电极或者金属硅化物电极，其电连接于衬底10中电子芯片。
然后在所述衬底10上形成一绝缘层12，该绝缘层12可以通过PVD、CVD、溅射或者原子沉积等方法形成，其厚度在100微米以下。该绝缘层12可以是无机材料，例如氮化硅、氧化硅、氮氧化硅等，也可以是有机材料，例如聚酰亚胺、亚克力材料等。在所述绝缘层12中通过图案化形成多个第一开口，以露出所述电极11。该图案化可以通过湿法刻蚀实现。
接着，在所述绝缘层12上沉积一层金属层，所述金属层可以是Mg、Ni、Pd中的任一种与Al的合金，其中Al的重量百分比大于50％。然后将该金属层图案化，形成牺牲阳极13，该牺牲阳极13将在后续内容中着重介绍。
然后，在所述绝缘层12上形成布线层15，所述布线层15的材质为Al，其为图案化的结构。该布线层15电连接所述电极11，且从所述电极11处在所述绝缘层上延伸直至延伸至所述牺牲阳极13的一部分之上。其中，所述布线层15在所述牺牲阳极13上的部分为外连接的焊盘15，该焊盘15在俯视观察时，在所述牺牲阳极13的投影之内，且小于所述牺牲阳极13的面积。
然后，在所述绝缘层12、所述布线层14和所述牺牲阳极层13形成钝化层17，所述钝化层17应当高于所述布线层14的最上表面，且所述钝化层17中形成有图案化的第二开口，该第二开口应当露出所述焊盘。该钝化层17可以是氮化硅或者氧化硅材料。
在所述第二开口中的所述焊盘15上形成AlSi层，所述AlSi层采用铝钯和硅靶的共溅射方法形成，其溅射的氛围至少包含氮气，例如可以是纯氮气、氮气与氢气的混合气等。在具有氮气的氛围中进行溅射，可以在AlSi层中掺杂N元素，该N元素的掺杂可以防止Al的氧化，即防止Al的焊盘15的氧化以及AlSi层中Al的氧化。
最后，在所述AlSi层上形成线接合球16。该线接合球16可以是包含铜或铝的合金，其通过加热熔融上述合金材料形成，并使得所述线接合球16与所述AlSi层形成金属间化合物层，该金属间化合物层中至少应当包括Al、Si和N元素，其中AlSi层中Si可以增加线接合球的润湿性，保证其可焊性。
下面参见图2A-图6B来介绍多个不同实施例的电子器件的焊盘结构以及牺牲阳极结构。
第一实施例
首先参见图2A，在牺牲阳极13之上具有焊盘15，该牺牲阳极13包括第一部分131和第二部分132，其中第一部分131延伸至所述电子器件的边缘位置，而所述第二部分132与第一部分131相连接且具有与所述焊盘15相对应的形状。
参见图2B，其中第一部分131可以是长条形，而第二部分132可以是圆形或者方形，其中第一部分131的宽度小于第二部分132的宽度，以使得第二部分132的电流分散。并且，当第二部分132为圆形时，所述焊盘15也为圆形，所述第二部分132为方形时，所述焊盘也为方形。
在所述焊盘15上具有AlSi层18，如上所述，所述AlSi层18中应当具有N元素，且线接合球16形成在所述AlSi层18上，并且在经由高温时，所述线接合球16与所述AlSi层18之间形成有金属间化合物层19。
第二实施例
参见图3A和3B，其牺牲阳极13与第一实施例中的结构一致，其区别在于在所述牺牲阳极13和所述焊盘15之间具有一阻挡层20，阻挡层20为Ti/TiN或Ta/TaN等，其中阻挡层20可以完全覆盖所述牺牲阳极13，且可以部分形成于所述绝缘层12之上。该阻挡层20可以防止牺牲阳极13在工作时与焊盘15之间的相互扩散。
第三实施例
参见图4A和4B，在该实施例中，所述牺牲阳极13的第二部分132具有一凹陷21，该凹陷21为一弧面形状，且该凹陷21的中间区域较深而边缘区域较浅。所述焊盘15的一部分材料嵌入在所述凹陷21中。该凹陷21可以将电流分散至焊盘的边缘，以此，可以防止焊盘15的中心区域的电流过大，防止电流过于集中。
第四实施例
参见图5A和5B，在该实施例中，所述牺牲阳极13的第二部分132具有一第三开口22，该第三开口22为一圆形，其中该第三开口22中填充有绝缘材料23，该绝缘材料23可以与绝缘层12的材质相同，且可以在相同步骤中形成。
第五实施例
参见图6A和6B，其与第五实施例类似，所述牺牲阳极13的第二部分132具有一第三开口22，该第三开口22为一圆形。并且所述焊盘15的一部分嵌入在所述第三开口22中，且该焊盘15由于共形，在焊盘15的顶面具有一凹口24，该凹口24的底部具有金属间化合物层，所述线接合球16的底部设置在所述凹口24中。
本发明将牺牲阳极设置于焊盘之下，并具有延伸到器件边缘，可以避免牺牲阳极对焊盘的热处理时影响，并且该牺牲阳极可以保护焊盘之上的AlSi层，防止其被氧化。AlSi层的设置可以增加线接合球的润湿性，保证其可焊性，且优选的，所述AlSi层中具有N掺杂，其可以保证Al不被氧化。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种电子器件的制造方法，其包括以下：
(1)提供衬底，所述衬底包括至少一个电极；
(2)在所述衬底上形成绝缘层并进行图案化，以形成露出所述电极的第一开口；
(3)在所述绝缘层上形成牺牲阳极层和布线层，所述布线层的一端电连接所述电极，另一端设置于所述牺牲阳极层上形成为焊盘；
(4)形成覆盖所述绝缘层、所述布线层和所述牺牲阳极层的钝化层并进行图案化，以形成露出所述焊盘的第二开口；
(5)在所述第二开口中的所述焊盘上形成AlSi层；
(6)在所述AlSi层上形成线接合球。
2.根据权利要求1所述的电子器件的制造方法，其特征在于：所述AlSi层采用铝钯和硅靶的共溅射方法形成，其溅射的氛围至少包含氮气。
3.根据权利要求1所述的电子器件的制造方法，其特征在于：在步骤(6)中形成线接合球还包括加热熔融所述线接合球，并使得所述线接合球与所述AlSi层形成金属间化合物层。
4.一种电子器件，其通过权利要求1-3中任一项所述电子器件的制造方法得到，具体包括：
衬底，所述衬底包括至少一个电极；
绝缘层，设置在所述衬底上且具有露出所述电极的第一开口；
牺牲阳极和布线层，设置于所述绝缘层上，其中，所述布线层的一端电连接所述电极，另一端设置于所述牺牲阳极层上形成为焊盘；
钝化层，覆盖所述绝缘层、所述布线层和所述牺牲阳极层且具有露出所述焊盘的第二开口；
AlSi层，设置在所述第二开口中的所述焊盘上；
线接合球，设置在所述AlSi层上。
5.根据权利要求4所述的电子器件，其特征在于：所述线接合球与所述AlSi层之间形成有金属间化合物层。
6.根据权利要求4所述的电子器件，其特征在于：所述牺牲阳极层包括与所述焊盘上下不对应的第一部分以及与所述焊盘上下相对应的第二部分，所述第一部分和第二部分一体成型，且所述第一部分由所述焊盘位置延伸至所述电子器件的边缘。
7.根据权利要求6所述的电子器件，其特征在于：所述第二部分具有一凹陷，所述焊盘的一部分位于所述凹陷中。
8.根据权利要求6所述的电子器件，其特征在于：所述第二部分为一环形，所述环形中具有第三开口。
9.根据权利要求6所述的电子器件，其特征在于：所述第三开口中填充有绝缘材料。
10.根据权利要求6所述的电子器件，其特征在于：所述焊盘具有与所述第三开口共形的凹口。
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Cited By (2)

* Cited by examiner, † Cited by third party
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CN112802759A (zh) * 2021-01-05 2021-05-14 山东傲天环保科技有限公司 一种半导体芯片及其制造方法
CN112838013A (zh) * 2021-01-05 2021-05-25 山东傲天环保科技有限公司 一种芯片结构及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802759A (zh) * 2021-01-05 2021-05-14 山东傲天环保科技有限公司 一种半导体芯片及其制造方法
CN112838013A (zh) * 2021-01-05 2021-05-25 山东傲天环保科技有限公司 一种芯片结构及其制造方法
CN112802759B (zh) * 2021-01-05 2022-03-25 上海多知互联网科技有限公司 一种半导体芯片及其制造方法

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