CN111508942A - 可避免搭配运行的存储器芯片效能降级的信号处理电路 - Google Patents

可避免搭配运行的存储器芯片效能降级的信号处理电路 Download PDF

Info

Publication number
CN111508942A
CN111508942A CN201910098338.8A CN201910098338A CN111508942A CN 111508942 A CN111508942 A CN 111508942A CN 201910098338 A CN201910098338 A CN 201910098338A CN 111508942 A CN111508942 A CN 111508942A
Authority
CN
China
Prior art keywords
signal lines
reference layer
surface layer
layer
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910098338.8A
Other languages
English (en)
Other versions
CN111508942B (zh
Inventor
颜守德
赖照民
王丙嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201910098338.8A priority Critical patent/CN111508942B/zh
Publication of CN111508942A publication Critical patent/CN111508942A/zh
Application granted granted Critical
Publication of CN111508942B publication Critical patent/CN111508942B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提出一种信号处理电路，其包含：电路板，包含第一表层、第二表层、第一参考层、与第二参考层，其中，第一表层与第二表层分别位于电路板的相对侧，且第一参考层与第二参考层位于第一表层与第二表层之间；存储器芯片，位于第一表层上；控制器芯片，位于第二表层上；第一组信号线，设置于第一表层上，耦接于存储器芯片，且第一组信号线中的信号线不会彼此跨越；以及第二组信号线，设置于第二表层上，耦接于控制器芯片，且第二组信号线中的信号线不会彼此跨越；控制器芯片通过第一组信号线、第二组信号线、以及位于电路板中的多个导孔存取存储器芯片。

Description

可避免搭配运行的存储器芯片效能降级的信号处理电路
技术领域
本发明涉及信号处理电路，特别涉及一种可避免搭配运行的存储器芯片效能降级的信号处理电路。
背景技术
很多信号处理电路都会搭载各种规格的高速存储器芯片进行运行。在许多应用中，信号处理电路中的存储器芯片与控制芯片之间的信号线数量非常多，所以信号线的布局工作变得非常复杂。众所周知，不理想的信号线布局方式会导致信号线之间出现串音干扰(crosstalk interference)，也可能增加信号线的长度及导孔数量，进而造成相关信号线之间的延迟量不一致或是相位不匹配的情况。
为了顺应前述情况，许多存储器芯片在运行时会自行降级运行，而无法发挥理论上的最佳效能。如此一来，便会对信号处理电路的整体效能产生负面影响。
发明内容
有鉴于此，如何避免信号处理电路上所搭载的存储器芯片的效能降级，实为有待解决的问题。
本说明书提供一种信号处理电路的实施例，其包含：一电路板，包含一第一表层、一第二表层、一第一参考层、与一第二参考层，其中，该第一表层与该第二表层分别位于该电路板的相对侧，且该第一参考层与该第二参考层位于该第一表层与该第二表层之间；一存储器芯片，位于该第一表层上；一控制器芯片，位于该第二表层上；一第一组信号线，设置于该第一表层上，耦接于该存储器芯片，且该第一组信号线中的所有信号线不会彼此跨越；以及一第二组信号线，设置于该第二表层上，耦接于该控制器芯片，且该第二组信号线中的所有信号线不会彼此跨越；其中，该控制器芯片通过该第一组信号线、该第二组信号线、以及贯穿该电路板的多个导孔耦接于该存储器芯片；该存储器芯片的至少局部信号指定相对于该存储器芯片的一中轴线呈轴对称配置；且该控制器芯片的至少局部信号指定相对于该控制器芯片的一中轴线呈轴对称配置。
上述实施例的优点之一，是第一组信号线中的所有信号线不会彼此跨越，且第二组信号线中的所有信号线不会彼此跨越，所以能够降低信号线之间出现串音干扰的可能性。
上述实施例的另一优点，是存储器芯片与控制器芯片分别位于电路板的相对侧，所以能够让存储器芯片与控制器芯片之间的至少绝大部分信号线经过的导孔数量相同，进而减轻或避免相关信号线之间的延迟量不一致或是相位不匹配的情况。
上述实施例的另一优点，是可有效减少存储器芯片因为信号受到串音干扰、信号延迟量不一致、和/或信号相位不匹配的影响而降级运行的可能性。
本发明的其他优点将搭配以下的说明和附图进行更详细的解说。
附图说明
图1为本发明一实施例的信号处理电路简化后的结构示意图。
图2为图1的信号处理电路沿A-A’方向简化后的剖面分解示意图。
图3为图1的信号处理电路简化后的分解示意图。
图4为本发明另一实施例的信号处理电路简化后的结构示意图。
图5为图4的信号处理电路沿B-B’方向简化后的剖面分解示意图。
图6为图4的信号处理电路简化后的分解示意图。
符号说明
100 信号处理电路(signal processing circuit)
110 电路板(printed circuit board，PCB)
112 第一表层(first surface layer)
114 第二表层(second surface layer)
116 第一参考层(first reference layer)
118 第二参考层(second reference layer)
120 存储器芯片(memory chip)
130 控制器芯片(controller chip)
222 焊锡球(solder ball)
232 焊锡球(solder ball)
240 第一组信号线(first set of signal lines)
250 第二组信号线(second set of signal lines)
260 导孔(via)
280、580 属性对调区(characteristic-swapped region)
具体实施方式
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
请参考图1至图3。图1为本发明一实施例的信号处理电路100简化后的结构示意图。图2为信号处理电路100沿A-A’方向简化后的剖面分解示意图。图3为信号处理电路100简化后的分解示意图。
信号处理电路100包含一电路板110、一存储器芯片120、以及一控制器芯片130。电路板110是包含至少四层结构的多层电路板。在本实施例中，电路板110包含一第一表层112、一第二表层114、一第一参考层116、与一第二参考层118，其中，第一表层112与第二表层114分别位于电路板110的相对侧，且第一参考层116与第二参考层118位于第一表层112与第二表层114之间。
存储器芯片120位于第一表层112上，设置成存储信号处理电路100运行所需的数据、或是存储控制器芯片130所产生的数据。控制器芯片130位于第二表层114上，设置成存取存储器芯片120，并控制信号处理电路100的运行。换言之，存储器芯片120与控制器芯片130分别位于电路板110的相对侧。
实作上，电路板110可用各种合适材料的多层电路板来实现。另外，存储器芯片120与控制器芯片130皆可用各种合适的封装结构来进行封装，例如，球格阵列式(ball gridarray，BGA，球栅阵列式)封装、微型球格阵列式(micro ball grid array，mBGA)封装等等。
以下将搭配图2与图3来进一步说明信号处理电路100的结构与信号线布局方式。
如图2与图3所示，存储器芯片120的封装上包含有多个焊锡球222，而控制器芯片130的封装上包含有多个焊锡球232。存储器芯片120上的焊锡球222的排列方式，会与存储器芯片120的信号指定(signal assignment)相对应。同样地，控制器芯片130上的焊锡球232的排列方式，则会与控制器芯片130的信号指定相对应。
此外，信号处理电路100还包含一第一组信号线240与一第二组信号线250。第一组信号线240设置于第一表层112上，且耦接于存储器芯片120。第二组信号线250设置于第二表层114上，且耦接于控制器芯片130。为了简化图面的复杂度，在图2中仅示出第一组信号线240的其中一条信号线、以及第二组信号线250的其中一条信号线作为范例。
控制器芯片130可通过第一组信号线240、第二组信号线250、以及贯穿电路板110的多个导孔260耦接于存储器芯片120，以存取存储器芯片120。
在实际应用上，还可依电路设计的需要在电路板110上设置其他的主动元件、被动元件、相关电路和/或芯片，但为了简化图面内容，在图1至图3中并未示出这些元件。
在信号处理电路100中，可将控制器芯片130与存储器芯片120两者以中轴线互相对齐的方式排列、或是以中轴线互相平行的方式排列，使得连接在控制器芯片130与存储器芯片120之间的信号线无需彼此跨越，有助于简化信号线布局的复杂度。亦即，在前述的芯片排列方式下，第一组信号线240中的所有信号线不会彼此跨越，且第二组信号线250中的所有信号线也不会彼此跨越。
前述控制器芯片130与存储器芯片120的排列方式，有助于减少或避免信号线彼此跨越的情况，进而降低信号线之间出现串音干扰的可能性。
由于连接在控制器芯片130与存储器芯片120之间的信号线无需彼此跨越，所以第一组信号线240与第二组信号线250彼此间可以采用一次性过孔的方式进行电性连接。例如，如图2所示，第一组信号线240中的任一特定信号线240，可以经由垂直排列的多个导孔260，与第二组信号线250中的一相应信号线250进行电性连接。这样的电路板过孔方式不仅简单，而且可以让所有信号线通过的导孔数都相同。例如，在本实施例中，第一组信号线240中的每一信号线所耦接的导孔数量，与第二组信号线250中的每一信号线所耦接的导孔数量，都同样是4个。
前述的导孔设置方式，能够有效控制相关信号线的长度，以减轻或避免相关信号线之间的延迟量或是相位不一致的情况发生。
在图1至图3的实施例中，第一参考层116接邻于第一表层112，而第二参考层118则接邻于第二表层114。如图2与图3所示，第二参考层118的局部区域中刻意设置有一属性对调区280，且属性对调区280涵盖第二组信号线250在第二参考层118上的投影区域。在信号处理电路100中，第一参考层116与第二参考层118两者的电气属性相反，但第二参考层118上的属性对调区280的电气属性，却会与第一参考层116的电气属性相同。
例如，可将第一参考层116设置为接地层、将第二参考层118设置为电源层、并将属性对调区280设置为接地区。如此一来，第一表层112上的第一组信号线240所对应的参考层属性，亦即，第一组信号线240在第一参考层116上的投影区域的属性(在本例中为接地属性)，便会与第二表层114上的第二组信号线250所对应的参考层属性(亦即，属性对调区280的属性)相同。
又例如，可将第一参考层116设置为电源层、将第二参考层118设置为接地层、并将属性对调区280设置为电源区。如此一来，第一表层112上的第一组信号线240所对应的参考层属性，亦即，第一组信号线240在第一参考层116上的投影区域的属性(在本例中为电源属性)，便会与第二表层114上的第二组信号线250所对应的参考层属性(亦即，属性对调区280的属性)相同。
实作上，可在属性对调区280的周围设置适当的绝缘材料，以避免属性对调区280直接与第二参考层118的其他区域接触而形成短路。前述在第二参考层118的局部区域中刻意设置属性对调区280的方式，能够避免存储器芯片120与控制器芯片130之间的信号品质和/或信号精准度因为信号线路径上的参考层属性变异而受到负面影响。
由前述说明可知，信号处理电路100中的存储器芯片120与控制器芯片130两者的设置位置与排列方式、信号线过孔方式、以及在第二参考层118的局部区域中设置属性对调区280的方式，能够降低或消除信号受到串音干扰的机会、也能减轻或消除信号延迟量不一致和/或信号相位不匹配的情况、还能避免信号品质和/或精准度因为参考层属性不同而降低。
如此一来，便能有效减少或避免存储器芯片120因为面临前述问题而自行降级运行的可能性。换言之，通过前述电路架构的设计，能有效提升存储器芯片120发挥理论上的最佳效能的机会，进而改善信号处理电路100的整体运行效能。
请注意，前述第一参考层116与第二参考层118的相对位置只是一示范性的实施例，并非局限本发明的实际实施方式。实作上，亦可将前述第一参考层116与第二参考层118的位置互换。
例如，请参考图4至图6。图4为本发明另一实施例的信号处理电路100简化后的结构示意图。图5为图4的信号处理电路100沿B-B’方向简化后的剖面分解示意图。图6为图4的信号处理电路100简化后的分解示意图。
在图4至图6的实施例中，第一参考层116接邻于第二表层114，而第二参考层118则接邻于第一表层112。如图5与图6所示，在本实施例的第二参考层118的局部区域中设置有一属性对调区580，且属性对调区580涵盖第一组信号线240在第二参考层118上的投影区域。第二参考层118上的属性对调区580的电气属性，会与第一参考层116的电气属性相同。
例如，可将第一参考层116设置为接地层、将第二参考层118设置为电源层、并将属性对调区580设置为接地区。如此一来，第二表层114上的第二组信号线250所对应的参考层属性，亦即，第二组信号线250在第一参考层116上的投影区域的属性(在本例中为接地属性)，便会与第一表层112上的第一组信号线240所对应的参考层属性(亦即，属性对调区580的属性)相同。
又例如，可将第一参考层116设置为电源层、将第二参考层118设置为接地层、并将属性对调区280设置为电源区。如此一来，第二表层114上的第二组信号线250所对应的参考层属性，亦即，第二组信号线250在第一参考层116上的投影区域的属性(在本例中为电源属性)，便会与第一表层112上的第一组信号线240所对应的参考层属性(亦即，属性对调区580的属性)相同。
同样地，可在属性对调区580的周围设置适当的绝缘材料，以避免属性对调区580直接与第二参考层118的其他区域接触而形成短路。前述在第二参考层118的局部区域中刻意设置属性对调区580的方式，能够避免存储器芯片120与控制器芯片130之间的信号品质和/或信号精准度因为信号线路径上的参考层属性变异而受到负面影响。
前述有关图1至图3实施例中的其他元件的连接关系、实施方式、运行方式、以及相关优点等说明，亦适用于图4至图6的实施例。为简洁起见，在此不重复叙述。
另外，在某些实施例中，亦可将信号延迟量或信号相位差异不会产生影响的部分信号线的过孔方式改成与其他信号线不同，以增加信号线布局的弹性。在此情况下，这些信号线所耦接的导孔数量将可能不同于其他信号线。一般而言，在前述的导孔设置原则下，第一组信号线240中至少有50％的信号线所耦接的导孔数量相同，且第二组信号线250中至少有50％的信号线所耦接的导孔数量相同。
实作上，亦可视需要而在前述图1至图6实施例中的第一参考层116与第二参考层118之间，设置其他的接地层、电源层、和/或信号层。换言之，前述的电路板110亦可改用具有更多层结构的电路板来实现。
在说明书及权利要求中使用了某些词汇来指称特定的元件，而本领域内的技术人员可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的基准。在说明书及权利要求中所提及的“包含”为开放式的用语，应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或通过其它元件或连接手段间接地电性或信号连接至第二元件。
在说明书中所使用的“和/或”的描述方式，包含所列举的其中一个项目或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数的用语都同时包含复数的含义。
在说明书及权利要求当中所提及的“元件”(element)一词，包含了构件(component)、层构造(layer)、或区域(region)的概念。
附图的某些元件的尺寸及相对大小会被加以放大，或者某些元件的形状会被简化，以便能更清楚地表达实施例的内容。因此，除非申请人有特别指明，附图中各元件的形状、尺寸、相对大小及相对位置等仅是便于说明，而不应被用来限缩本发明的权利要求。此外，本发明可用许多不同的形式来体现，在解释本发明时，不应仅局限于本说明书所提出的实施例实施方式。
为了说明上的方便，说明书中可能会使用一些与空间中的相对位置有关的叙述，对附图中某元件的功能或是该元件与其他元件间的相对空间关系进行描述。例如，“于…上”、“在…上方”、“于…下”、“在…下方”、“高于…”、“低于…”、“向上”、“向下”等等。所属技术领域中技术人员应可理解，这些与空间中的相对位置有关的叙述，不仅包含所描述的元件在附图中的指向关系(orientation)，也包含所描述的元件在使用、运行、或组装时的各种不同指向关系。例如，若将附图上下颠倒过来，则原先用“于…上”来描述的元件，就会变成“于…下”。因此，在说明书中所使用的“于…上”的描述方式，解释上包含了“于…下”以及“于…上”两种不同的指向关系。同理，在此所使用的“向上”一词，解释上包含了“向上”以及“向下”两种不同的指向关系。
在说明书及权利要求中，若描述第一元件位于第二元件上、在第二元件上方、连接、接合、耦接于第二元件或与第二元件相接，则表示第一元件可直接位于第二元件上、直接连接、直接接合、直接耦接于第二元件，亦可表示第一元件与第二元件间存在其他元件。相对之下，若描述第一元件直接位于第二元件上、直接连接、直接接合、直接耦接、或直接相接于第二元件，则代表第一元件与第二元件间不存在其他元件。
以上仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修改，皆应属本发明的涵盖范围。

Claims (5)

1.一种信号处理电路(100)，包含：
一电路板(110)，包含一第一表层(112)、一第二表层(114)、一第一参考层(116)、与一第二参考层(118)，其中，该第一表层(112)与该第二表层(114)分别位于该电路板(110)的相对侧，且该第一参考层(116)与该第二参考层(118)位于该第一表层(112)与该第二表层(114)之间；
一存储器芯片(120)，位于该第一表层(112)上；
一控制器芯片(130)，位于该第二表层(114)上；
一第一组信号线(240)，设置于该第一表层(112)上，耦接于该存储器芯片(120)，且该第一组信号线(240)中的所有信号线不会彼此跨越；以及
一第二组信号线(250)，设置于该第二表层(114)上，耦接于该控制器芯片(130)，且该第二组信号线(250)中的所有信号线不会彼此跨越；
其中，该控制器芯片(130)通过该第一组信号线(240)、该第二组信号线(250)、以及贯穿该电路板(110)的多个导孔(260)耦接于该存储器芯片(120)；该存储器芯片(120)的至少局部信号指定相对于该存储器芯片(120)的一中轴线呈轴对称配置；且该控制器芯片(130)的至少局部信号指定相对于该控制器芯片(130)的一中轴线呈轴对称配置。
2.如权利要求1所述的信号处理电路(100)，其中，该第一参考层(116)接邻于该第一表层(112)，该第二参考层(118)接邻于该第二表层(114)，该第二参考层(118)的局部区域中设置有一属性对调区(280)，且该属性对调区(280)涵盖该第二组信号线(250)在该第二参考层(118)上的投影区域；
其中，该第一参考层(116)与该第二参考层(118)两者的电气属性相反，且该属性对调区(280)的电气属性与该第一参考层(116)的电气属性相同。
3.如权利要求2所述的信号处理电路(100)，其中，该第一组信号线(240)中至少有50％的信号线所耦接的导孔数量相同，且该第二组信号线(250)中至少有50％的信号线所耦接的导孔数量相同。
4.如权利要求1所述的信号处理电路(100)，其中，该第一参考层(116)接邻于该第二表层(114)，该第二参考层(118)接邻于该第一表层(112)，该第二参考层(118)的局部区域中设置有一属性对调区(580)，且该属性对调区(580)涵盖该第一组信号线(240)在该第二参考层(118)上的投影区域，
其中，该第一参考层(116)与该第二参考层(118)两者的电气属性相反，且该属性对调区(580)的电气属性与该第一参考层(116)的电气属性相同。
5.如权利要求4所述的信号处理电路(100)，其中，该第一组信号线(240)中至少有50％的信号线所耦接的导孔数量相同，且该第二组信号线(250)中至少有50％的信号线所耦接的导孔数量相同。
CN201910098338.8A 2019-01-31 2019-01-31 可避免搭配运行的存储器芯片效能降级的信号处理电路 Active CN111508942B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910098338.8A CN111508942B (zh) 2019-01-31 2019-01-31 可避免搭配运行的存储器芯片效能降级的信号处理电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910098338.8A CN111508942B (zh) 2019-01-31 2019-01-31 可避免搭配运行的存储器芯片效能降级的信号处理电路

Publications (2)

Publication Number Publication Date
CN111508942A true CN111508942A (zh) 2020-08-07
CN111508942B CN111508942B (zh) 2022-02-25

Family

ID=71863836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910098338.8A Active CN111508942B (zh) 2019-01-31 2019-01-31 可避免搭配运行的存储器芯片效能降级的信号处理电路

Country Status (1)

Country Link
CN (1) CN111508942B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US20010022739A1 (en) * 2000-03-10 2001-09-20 Seiji Funaba Memory system
US7023719B1 (en) * 2003-10-23 2006-04-04 Lsi Logic Corporation Memory module having mirrored placement of DRAM integrated circuits upon a four-layer printed circuit board
US20070066102A1 (en) * 2005-09-16 2007-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device and usb memory device using the same
US20150043298A1 (en) * 2013-08-09 2015-02-12 Renesas Electronics Corporation Electronic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US20010022739A1 (en) * 2000-03-10 2001-09-20 Seiji Funaba Memory system
US7023719B1 (en) * 2003-10-23 2006-04-04 Lsi Logic Corporation Memory module having mirrored placement of DRAM integrated circuits upon a four-layer printed circuit board
US20070066102A1 (en) * 2005-09-16 2007-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device and usb memory device using the same
US20150043298A1 (en) * 2013-08-09 2015-02-12 Renesas Electronics Corporation Electronic device

Also Published As

Publication number Publication date
CN111508942B (zh) 2022-02-25

Similar Documents

Publication Publication Date Title
JP6818534B2 (ja) プリント配線板、プリント回路板及び電子機器
US7372170B2 (en) Flip chip interconnection pad layout
KR100366383B1 (ko) 반도체 집적 회로 및 그것이 구비된 프린트 배선 기판
CN103137602A (zh) 带有抑噪部件的中介层以及半导体封装件
US7095107B2 (en) Ball assignment schemes for integrated circuit packages
US6664620B2 (en) Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
US10334727B2 (en) Electronic apparatus, and circuit board and control device thereof
CN111508942B (zh) 可避免搭配运行的存储器芯片效能降级的信号处理电路
JP2007335618A (ja) プリント回路基板
US6662250B1 (en) Optimized routing strategy for multiple synchronous bus groups
TWI681695B (zh) 可避免搭配運作的記憶體晶片效能降級的信號處理電路
CN112151506B (zh) 电子封装结构及其晶片
CN109509737B (zh) 电子封装构件以及电路布局结构
CN113498248B (zh) 电路板组件及应用其的电子装置
TWI822504B (zh) 印刷電路板
US10497618B2 (en) Semiconductor device and semiconductor chip
CN118158896A (zh) 印刷电路板
WO1999024896A1 (fr) Processeur d'informations
KR20210103307A (ko) 점대칭 구조의 칩 패드를 구비하는 반도체 칩을 포함하는 반도체 패키지
JP2002368186A (ja) 半導体装置
JP2023120519A (ja) 制御装置
CN116133241A (zh) 电路板及电路板加工方法
KR20210132363A (ko) 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 패키지
JP2020068298A (ja) 半導体パッケージ、実装基板および電子機器
JP2019149508A (ja) 配線基板及び電子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant