CN111508828A - 3d存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种3D存储器件及其制造方法。该方法包括形成第一晶片，包括第一衬底、位于第一衬底第一表面上的第一连接结构、沿第一衬底第一表面向下延伸且贯穿第一衬底部分区域的至少一个导电结构；形成第二晶片，包括第二衬底以及位于第二衬底表面的第三连接结构；第一晶片与第二晶片键合，第一连接结构与第三连接结构电连接，导电结构与第一连接结构的位置相对应。本申请在晶片之间键合之前，在第一晶片中形成导电结构，在键合之后，将已有的导电结构暴露出来以实现与外部电路连接。简化了工艺难度，优化了导电通道与衬底上半导体结构之间的对准度，进而提升了半导体器件的良率。

Description

3D存储器件及其制造方法
技术领域
本发明涉及半导体工艺技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。多个存储单元之间电连接，并且从背面减薄半导体结构的衬底以在衬底中形成导电通道与外部连接。
目前，在3D存储器的制造过程中，先将半导体结构中的至少两个晶片键合，之后通过在背面减薄衬底并且在衬底中形成导电通道，该导电通道将衬底表面上贯穿阵列的连接结构和外部电连接。然而，由于键合工艺需要用顶针将顶部薄膜的中心用力顶住下压，同时衬底边缘用机器手固定，会引起薄膜发生弯曲形变，这个过程会使得半导体结构中每个曝光单元产生不可逆扭曲形变，导致在键合制程完成之后的穿孔制程中的对准度不好控制。
期望进一步改进3D存储器件制造方法，以提高3D存储器件的良率和可靠性。
发明内容
本发明的目的是提供一种3D存储器件及其制造方法，其中，通过在晶圆键合之前就将与外部连接的导电结构制作完成，将至少两个晶片键合之后，在第一晶片的第一衬底减薄的过程中将已有的导电结构暴露出来以实现与外部电路连接，避免了在晶圆键合之后曝光，简化了工艺难度，优化了用于与外部连接的导电通道与半导体结构之间的对准度，进而提升了半导体器件的良率。
根据本发明的一方面，提供一种3D存储器件制造方法，包括：形成第一晶片，包括第一衬底、位于所述第一衬底第一表面上的第一连接结构、以及沿所述第一衬底第一表面向下延伸且贯穿所述第一衬底部分区域的至少一个导电结构；以及形成第二晶片，包括第二衬底以及位于第二衬底表面的第三连接结构；所述第一晶片与第二晶片键合，进而所述第一连接结构与所述第三连接结构电连接，其中，所述导电结构与所述第一连接结构的位置相对应。
优选地，形成所述第一连接结构的步骤包括：在所述导电结构的上方形成与所述导电结构接触的所述第一连接结构。
优选地，在所述第一晶片和所述第二晶片键合之后，还包括：将所述导电结构形成贯穿所述第一衬底的导电通道，所述导电通道的一端暴露在所述第一衬底第二表面的外部，所述导电通道的另一端与所述第一连接结构接触以实现电连接。
优选地，还包括：在所述第一晶片中设置与所述第一连接结构电连接的第二连接结构，所述第二连接结构一端与所述第一连接结构连接，所述第二连接结构的另一端与所述第三连接结构连接。
优选地，形成所述导电结构的步骤包括：沿所述第一衬底第一表面向下延伸形成贯穿所述第一衬底部分区域的至少一个沟槽；在所述凹槽中淀积胶层和/或阻挡层、金属层以形成所述导电结构。
优选地，形成所述导电通道的步骤包括：将键合后的半导体结构翻转后，沿所述第一衬底的第二表面减薄所述第一衬底，以使所述导电结构贯穿所述减薄处理后的第一衬底。
优选地，形成所述导电结构的步骤包括：沿所述第一衬底第一表面向下延伸形成贯穿所述第一衬底部分区域的至少一个沟槽；在所述第一衬底第一表面上形成第一连接结构的步骤中，在所述凹槽中形成所述导电结构。
优选地，形成所述凹槽的步骤包括：在所述第一衬底第一表面上形成牺牲层；在所述牺牲层上图案化；以及刻蚀以在所述第一衬底中形成至少一个所述凹槽。
优选地，所述第一晶片为COMS电路或者存储单元阵列，所述第二晶片为COMS电路或者存储单元阵列。
根据本发明的另一方面，提供一种3D存储器件，包括：第一晶片，包括第一衬底、位于所述第一衬底第一表面上的第一连接结构、以及沿所述第一衬底第一表面向下延伸且贯穿所述第一衬底部分区域的至少一个导电结构；以及与所述第一晶片键合的第二晶片，包括第二衬底以及位于第二衬底表面的第三连接结构；所述第一连接结构与所述第三连接结构电连接；其中，所述导电结构与所述第一连接结构的位置相对应。
优选地，所述第一连接结构位于所述导电结构的上方且与所述导电结构接触。
优选地，暴露所述导电结构以作为贯穿所述第一衬底的导电通道，所述导电通道的一端暴露在所述第一衬底第二表面的外部，所述导电通道的另一端与所述第一连接结构接触以实现电连接。
优选地，还包括：第二连接结构，位于在所述第一晶片中且与所述第一连接结构电连接，所述第二连接结构一端与所述第一连接结构连接，所述第二连接结构的另一端与所述第三连接结构连接。
优选地，所述第一晶片为COMS电路或者存储单元阵列，所述第二晶片为COMS电路或者存储单元阵列。
根据本发明实施例提供的3D存储器件制造方法得到的3D存储器件，各晶片之间采用立体的键合工艺实现电连接。在执行各晶片之间键合工艺之前，通过沿第一衬底第一表面设置与第一衬底上形成的第一连接结构位置相对应的凹槽，并且在执行键合工艺之后，减薄第一衬底的第二表面以暴露凹槽进而在凹槽中形成半导体结构与外部连接的导电通道。使得与外部连接的导电通道与半导体结构中的连接结构的对准度不受键合工艺的影响，在不增加成本的基础上简化了工艺难度，优化了用于与外部连接的导电通道与晶片中衬底上的半导体结构之间的对准度，进而提升了半导体器件的良率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明实施例提供的3D存储器件制造方法的流程示意图。
图2示出根据本发明实施例提供的3D存储器件制造方法中形成第一晶片的流程示意图。
图3至图9示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明实施例提供的3D存储器件制造方法的流程示意图。图2示出根据本发明实施例提供的3D存储器件制造方法中形成第一晶片的流程示意图。图3至图9示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
该3D存储器件制造方法采用上述提供的3D存储器件制造方法以提升3D存储器件的良率和可靠性。3D存储器件制造方法包括如下步骤：
在步骤S10中，提供第一晶片。第一晶片包括第一衬底、位于第一衬底第一表面上的第一连接结构、以及沿所述第一衬底第一表面向下延伸且贯穿所述第一衬底部分区域的至少一个导电结构。具体地，结合附图2，该步骤包括以下步骤：
在步骤S11中，沿第一衬底的第一表面形成至少一个凹槽。具体地，结合附图3，沿第一衬底101的第一表面向下延伸以形成贯穿第一衬底101部分区域的至少一个凹槽201。进一步地，在第一衬底101的第一表面上采用图案化的掩膜以在第一衬底101中形成至少一个凹槽201。
在步骤S12中，在凹槽中淀积胶层和/或阻挡层、金属层形成导电结构。具体地，结合附图4，沿第一衬底101的第一表面向凹槽201依次淀积胶层和/或阻挡层以及金属层，以形成导电结构102。
在步骤S13中，在第一衬底的第一表面上形成第一互连结构。具体地，结合附图5，在第一衬底101的第一表面上形成第一连接结构111。例如第一晶片为CMOS电路结构或者存储单元阵列结构。本实施例中第一晶片以存储单元阵列为例进行说明，在第一衬底101的第一表面上形成第一阵列结构110，第一阵列结构110为存储单元阵列。之后形成贯穿第一阵列结构110的第一连接结构111，其中，第一连接结构111与导电结构102的位置相对应。
在其他优选的实施例中，还包括步骤S14：在第一阵列结构110背对第一衬底101第一表面的表面上还形成第二连接结构。具体地，结合附图6，第二连接结构包括位于第一阵列结构110背对第一衬底101第一表面的表面上的第一绝缘层112、位于第一绝缘层112中且与第一连接结构110连接的第一连接部113、位于第一绝缘层112中且连接第一连接部113的第一金属层114、位于第一绝缘层112中且连接第一金属层114的第二连接部115、位于第一绝缘层112中且连接第二连接部115的第二金属层116、以及位于第一绝缘层112中且连接第二金属层116的第三连接部117。第二连接结构用于将第一连接结构110与后续和第一阵列结构连接的半导体结构之间实现电连接。其中，第二连接结构例如为CMOS电路结构。
在步骤S20中，提供第二晶片。第二晶片包括第二衬底以及位于第二衬底表面的第三连接结构。具体地，结合附图7，提供第二晶片120。第二晶片120中包括作为第三连接结构的第四连接部121以及与第四连接部121连接的例如半导体层122，在半导体层122远离第四连接部121的表面上形成例如存储单元阵列结构或者CMOS电路结构。
在步骤S30中，将第一晶片与第二晶片键合。将第一晶片中第一连接结构111远离衬底的一端与第二晶片120中作为第三连接结构的第四连接部121电连接，进而使得第一晶片与第二晶片之间键合连接。
需要说明的是，当第一晶片的实施方式以优选的实施例那样在第一阵列结构110远离衬底的表面还形成与第一连接结构111远离衬底的一端连接的第二连接结构时，结合附图8所示，将第二连接结构与第二晶片120键合连接。进一步地，将第一阵列结构110远离衬底的表面上形成的第二连接结构中暴露在外部的表面与第二晶片120的第三连接结构中暴露在外部的表面之间采用键合工艺连接。其中，使得第一晶片中第二连接结构的第三连接部117与第二晶片120中第三连接结构的第四连接部121之间电连接，进而使得第一晶片与第二晶片之间电连接。
在步骤S40中，将第一晶片的导电结构暴露于外部形成导电通道。具体地，结合附图9所示，将键合后的半导体结构翻转，并沿第一衬底101的第二表面减薄第一衬底101以使得在导电结构102底部暴露在外部时停止以形成导电通道103。该导电通道103一端与第一连接结构111接触并电连接，该导电通道103的另一端高于第一衬底101的第二表面以暴露在外部用于外部电连接。
根据本申请中提供的3D存储器件制造方法得到的3D存储器件，各晶片之间采用立体的键合工艺实现电连接。在执行各晶片之间键合工艺之前，通过沿第一衬底第一表面设置与第一衬底上形成的第一连接结构位置相对应的凹槽，并且在执行键合工艺之后，减薄第一衬底的第二表面以暴露凹槽进而在凹槽中形成与外部电路电连接的导电通道。使得与外部电路连接的导电通道与半导体结构中的连接结构的对准度不受键合工艺的影响，在不增加成本的基础上简化了工艺难度，优化了用于与外部连接的导电通道与连接结构之间的对准度，进而提升了半导体器件的良率。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (13)

1.一种3D存储器件制造方法，其中，包括：
形成第一晶片，包括第一衬底、位于所述第一衬底第一表面上的第一连接结构、以及沿所述第一衬底第一表面向下延伸且贯穿所述第一衬底部分区域的至少一个导电结构；以及
形成第二晶片，包括第二衬底以及位于第二衬底表面的第三连接结构；
所述第一晶片与第二晶片键合；
所述第一连接结构与所述第三连接结构电连接；
其中，所述导电结构与所述第一连接结构的位置相对应。
2.根据权利要求2所述的3D存储器件制造方法，其中，形成所述第一连接结构的步骤包括：
在所述导电结构的上方形成与所述导电结构接触的所述第一连接结构。
3.根据权利要求1所述的3D存储器件制造方法，其中，在所述第一晶片和所述第二晶片键合之后，还包括：
将所述导电结构暴露形成贯穿所述第一衬底的导电通道，所述导电通道的一端暴露在所述第一衬底第二表面的外部，所述导电通道的另一端与所述第一连接结构接触以实现电连接。
4.根据权利要求1所述的3D存储器件制造方法，其中，还包括：在所述第一晶片中形成与所述第一连接结构电连接的第二连接结构，所述第二连接结构一端与所述第一连接结构连接，所述第二连接结构的另一端与所述第三连接结构连接。
5.根据权利要求3所述的3D存储器件制造方法，其中，形成所述导电结构的步骤包括：
沿所述第一衬底第一表面向下延伸形成贯穿所述第一衬底部分区域的至少一个沟槽；
在所述凹槽中淀积胶层和/或阻挡层、金属层以形成所述导电结构。
6.根据权利要求5所述的3D存储器件制造方法，其中，形成所述导电通道的步骤包括：
将键合后的半导体结构翻转后，沿所述第一衬底的第二表面减薄所述第一衬底，以使所述导电结构贯穿所述减薄处理后的第一衬底。
7.根据权利要求5所述的3D存储器件制造方法，其中，形成所述凹槽的步骤包括：
在所述第一衬底第一表面上形成牺牲层；
在所述牺牲层上图案化；以及
刻蚀以在所述第一衬底中形成至少一个所述凹槽。
8.根据权利要求1所述的3D存储器件制造方法，其中，所述第一晶片为COMS电路或者存储单元阵列，所述第二晶片为COMS电路或者存储单元阵列。
9.一种3D存储器件，其中，包括：
第一晶片，包括第一衬底、位于所述第一衬底第一表面上的第一连接结构、以及沿所述第一衬底第一表面向下延伸且贯穿所述第一衬底部分区域的至少一个导电结构；以及
与所述第一晶片键合的第二晶片，包括第二衬底以及位于第二衬底表面的第三连接结构；
所述第一连接结构与所述第三连接结构电连接；
其中，所述导电结构与所述第一连接结构的位置相对应。
10.根据权利要求9所述的3D存储器件，其中，所述第一连接结构位于所述导电结构的上方且与所述导电结构接触。
11.根据权利要求9所述的3D存储器件，其中，暴露所述导电结构以作为贯穿所述第一衬底的导电通道，所述导电通道的一端暴露在所述第一衬底第二表面的外部，所述导电通道的另一端与所述第一连接结构接触以实现电连接。
12.根据权利要求9所述的3D存储器件，其中，还包括：
第二连接结构，位于在所述第一晶片中且与所述第一连接结构电连接，所述第二连接结构一端与所述第一连接结构连接，所述第二连接结构的另一端与所述第三连接结构连接。
13.根据权利要求9所述的3D存储器件，其中，所述第一晶片为COMS电路或者存储单元阵列，所述第二晶片为COMS电路或者存储单元阵列。
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