CN111490003B - 一种半导体结构的形成方法 - Google Patents

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Abstract

本申请涉及一种半导体结构的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底中形成有深沟槽；使用原子层沉积工艺在所述深沟槽的底部和侧壁形成第一隔离层；使用化学气相沉积法在所述第一隔离层表面形成第二隔离层，所述第一隔离层和第二隔离层填满所述深沟槽。本申请所述的半导体结构的形成方法，20％至30％的深沟槽结构采用ALD填充，70％至80％的深沟槽结构采用CVD来填充，通过控制ALD和CVD的比例，在不影响产能和成本的情况下，满足深沟槽工艺对阶梯覆盖能力的要求。

Description

一种半导体结构的形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
深沟槽隔离技术(deep trench isolation，DTI)广泛应用于包括移动电话和数码相机等应用的高分辨率CMOS(Complementary Metal Oxide Semiconductor)图像传感器(CIS，CMOS image sensor)。
然而，现有的沟槽填充技术，大多用于小尺寸(宽度小于200nm)深沟槽填充，难以满足客户大尺寸(宽度大于300nm)深沟槽填充工艺要求。为了满足深沟槽工艺对阶梯覆盖能力的要求，目前可以采用CVD(Chemical Vapor Deposition，化学气相沉积)中的原子层沉积技术ALD(Atomic layer deposition)来填充深沟槽。ALD在高深宽比的沟槽结构中也有着良好的阶梯覆盖能力，适合填充更深的沟槽。但ALD也存在价格昂贵，WPH(wafers perhour)低的缺点。特别是对于大尺寸深沟槽，现在并没有成熟适合生产的方法。如果单独使用ALD去填充，会对产能和成本有很大的影响，如果单独使用除ALD之外的CVD来填充，阶梯覆盖能力又会较差。
因此，有必要研发一种新的深沟槽隔离结构和填充方法，可以满足深沟槽工艺对阶梯覆盖能力的要求的同时，不影响成本和产能。
发明内容
针对目前大尺寸深沟槽结构形成工艺中，如果单独使用ALD去填充，会对产能和成本有很大的影响，如果单独使用除ALD之外的CVD来填充，阶梯覆盖能力又会较差的问题，本申请提供一种半导体结构的形成方法，结合ALD和常规CVD来填充深沟槽，通过控制ALD和常规CVD的比例在不影响产能和成本的情况下，满足深沟槽工艺对阶梯覆盖能力的要求。
本申请提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底中形成有深沟槽；使用原子层沉积工艺在所述深沟槽的侧壁和底部形成第一隔离层；使用化学气相沉积法在所述第一隔离层表面形成第二隔离层，所述第一隔离层和第二隔离层填满所述深沟槽。
在本申请的一些实施例中，所述深沟槽的宽度为150纳米至600纳米，所述深沟槽的深度为1.5微米至2.5微米。
在本申请的一些实施例中，所述第一隔离层在所述深沟槽中的总宽度为所述深沟槽宽度的20％至30％，所述第二隔离层在所述深沟槽中的总宽度为所述深沟槽宽度的70％至80％。
在本申请的一些实施例中，所述第一隔离层的材料和所述第二隔离层的材料相同。
在本申请的一些实施例中，所述原子层沉积工艺的工艺参数包括：第一反应物，所述第一反应物包括双(二乙基氨基)硅烷，所述双(二乙基氨基)硅烷的流量为1sccm至2sccm，第二反应物，所述第二反应物包括氧气，所述氧气的流量为4000sccm至6000sccm，所述第一反应物和第二反应物的总通入时间为0.2秒至0.4秒，反应时间为0.1秒至0.2秒，反应循环次数为2500次至3000次，反应温度为300摄氏度至350摄氏度，射频功率为3000W至3500W，压强为4.2torr至4.7torr。
在本申请的一些实施例中，所述第二反应物还包括一氧化二氮，所述一氧化二氮的流量为8000sccm至12000sccm。
在本申请的一些实施例中，形成所述第二隔离层的方法包括TEOS沉积法。
在本申请的一些实施例中，所述TEOS沉积法的工艺参数包括：氧气流量为4000sccm至4500sccm，TEOS供应速率为2.7gm至3.2gm，反应时间为80秒至100秒，反应温度为350摄氏度至450摄氏度，射频功率为150W至180W，半导体衬底与进料管管口在垂直方向上的距离为0.25mil至0.3mil。
在本申请的一些实施例中，所述第一隔离层的层数为一层；所述第二隔离层的层数为一层。
在本申请的一些实施例中，所述第一隔离层的层数为多层，所述第二隔离层的层数为多层；在每形成一层第一隔离层之后，形成一层第二隔离层。
本申请所述的半导体结构的形成方法，20％至30％的深沟槽结构采用ALD填充，70％至80％的深沟槽结构采用常规CVD来填充，通过控制ALD和常规CVD的比例在不影响产能和成本的情况下，满足深沟槽工艺对阶梯覆盖能力的要求。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为沟槽隔离结构深度与光学串扰的关系示意图；
图2为沟槽结构的结构示意图；
图3为根据本申请的一些实施例所提供的半导体结构的形成方法的流程图；
图4至图6为根据本申请的一些实施例所提供的半导体结构的形成方法的各步骤结构示意图；
图7至图11为根据本申请的另一些实施例所提供的半导体结构的形成方法的各步骤结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
深沟槽隔离是抑制光学和电学串扰的最佳结构之一，与杂质隔离相比，深沟槽隔离具有更好的阻隔性。
图1为沟槽隔离结构深度与光学串扰的关系示意图。
参考图1，当沟槽隔离结构的深度为1.5微米时，光学串扰((绿光量+蓝光量)/红光量)为17.2％；当沟槽隔离结构的深度为2微米时，光学串扰为14.7％。这说明随着深沟槽隔离结构的深度增加，阻隔性也会增加，抑制串扰的能力也更好。所以通过加大沟槽的宽度来形成更深的沟槽隔离结构是一种进一步减小串扰的方法。
然而，现有的沟槽填充技术，大多用于小尺寸(宽度小于200nm)深沟槽填充，难以满足客户大尺寸(宽度大于300nm)深沟槽填充工艺对阶梯覆盖性的要求。阶梯覆盖性是指在沉积膜层后，对未沉积膜层前的轮廓的保持能力，例如未沉积膜层前的半导体结构表面有凹陷，沉积膜层后对所述凹陷形状的保持能力越好，则阶梯覆盖性越好。
图2为一种沟槽结构的结构示意图。其中，图2(a)为只有一个沟槽结构的情况；图2(b)为两个沟槽结构垂直相交的情况。其中，n为沟槽隔离结构的宽度；m为两个沟槽隔离结构垂直相交部分的宽度。
表1展示了一些不同尺寸沟槽的尺寸数据。
表1
Figure BDA0002440376260000051
Figure BDA0002440376260000061
参考表1和图2，对于大尺寸沟槽结构，例如当沟槽宽度n为400nm时，垂直相交的部分的宽度m可以达到680nm。对于这种尺寸较大的沟槽，常规的CVD无法保证良好的阶梯覆盖能力。
虽然使用ALD来填充可以保证良好的阶梯覆盖能力，但由于尺寸大，使用ALD的成本会比较高，而且ALD的沉积效率不高，仅使用ALD来填充大尺寸沟槽会对产能和成本有很大的影响。
针对上述问题，本申请提供一种半导体结构及其形成方法，同时结合ALD和除ALD以外的常规CVD来填充沟槽，通过控制ALD和常规CVD的比例在不影响产能和成本的情况下，满足沟槽工艺对阶梯覆盖能力的要求。
图3为根据本申请的一些实施例所提供的半导体结构的形成方法的流程图。
参考图3，所述半导体结构的形成方法包括：
步骤S110，提供半导体衬底，所述半导体衬底中形成有深沟槽；
步骤S120，使用原子层沉积工艺在所述深沟槽的侧壁和底部中形成第一隔离层；
步骤S130，使用化学气相沉积法在所述第一隔离层表面形成第二隔离层，所述第一隔离层和第二隔离层填满所述深沟槽。
需要说明的是，所述步骤S110、S120和S130并不限制所述步骤的顺序和次数。例如，步骤S120和步骤S130可以多次交替进行，即执行步骤S120，然后执行步骤S130，再次执行步骤S120，再次执行步骤S130等。
图4至图6为根据本申请的一些实施例所提供的半导体结构的形成方法的各步骤结构示意图。
参考图4，步骤S110，提供半导体衬底210，所述半导体衬底210中形成有深沟槽220。所述半导体衬底210的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底210可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底210还可以是生长有外延层的结构。
在本申请的一些实施例中，所述深沟槽220用于形成沟槽隔离结构。
在本申请的一些实施例中，形成所述深沟槽220的方法包括湿法刻蚀或者干法刻蚀工艺，所述干法刻蚀工艺包括各向异性干法刻蚀工艺。
形成所述深沟槽220的方法包括：在所述半导体衬底220表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述深沟槽220的位置；以所述图案化的光刻胶层为掩膜刻蚀所述半导体衬底210形成所述深沟槽220；去除所述图案化的光刻胶层。
在本申请的一些实施例中，所述深沟槽220的宽度为150纳米至600纳米，所述深沟槽220的深度为1.5微米至2.5微米。对于这个尺寸的深沟槽220，常规的CVD工艺无法保证良好的阶梯覆盖性，而单独使用ALD工艺又会影响产能和成本，因此，本申请提供的一种半导体结构形成方法中，同时结合ALD和除ALD以外的常规CVD来填充深沟槽，通过控制ALD和常规CVD的比例，在不影响产能和成本的情况下，满足深沟槽工艺对阶梯覆盖能力的要求。
参考图5，步骤S120，使用原子层沉积工艺在所述半导体衬底210上和所述深沟槽220的底部和侧壁形成第一隔离层230。
在本申请的一些实施例中，所述第一隔离层230在所述深沟槽220中的总宽度为所述深沟槽220宽度的20％至30％，即所述第一隔离层230在所述深沟槽220两侧侧壁的总宽度为所述深沟槽220宽度的20％至30％。由于ALD工艺的价格昂贵，因此，在保证阶梯覆盖性的情况下，所述ALD工艺在整个填充工艺中的占比越小越好，所述ALD工艺形成的第一隔离层230的厚度也越小越好。
所述ALD工艺的阶梯覆盖性良好，但价格昂贵；所述常规CVD工艺价格便宜，但阶梯覆盖性不好。增加ALD工艺在整个填充工艺中的占比可以提高阶梯覆盖性，但会增加成本；而减少ALD工艺在整个填充工艺中的占比可以节约成本，但会降低阶梯覆盖性。因此，实际工艺中，可以通过调整所述ALD工艺和常规CVD工艺的占比来调整成本和阶梯覆盖性。
在本申请的一些实施例中，所述第一隔离层230的材料包括氧化硅、氮化硅或碳化硅等。
在本申请的一些实施例中，采用所述原子层沉积工艺沉积氧化硅膜层的方法包括：向反应腔中通入第一反应物，然后向反应腔中通入第二反应物，所述第一反应物和所述第二反应物反应生成氧化硅并沉积形成一层原子层，每生成一层原子层为一个循环，经过多次循环反应生成多层原子层。
在本申请的一些实施例中，所述第一反应物包括双(二乙基氨基)硅烷，所述双(二乙基氨基)硅烷的流量为1sccm至2sccm，所述第二反应物包括氧气，所述氧气的流量为4000sccm至6000sccm，所述第一反应物和第二反应物的总通入时间为0.2秒至0.4秒，反应时间为0.1秒至0.2秒，反应循环次数为2500次至3000次，反应温度为300摄氏度至350摄氏度，射频功率为3000W至3500W，压强为4.2torr至4.7torr。
在本申请的另一些实施例中，所述第一反应物包括双(二乙基氨基)硅烷，所述双(二乙基氨基)硅烷的流量为1sccm至2sccm，所述第二反应物包括氧气和一氧化二氮，所述氧气的流量为4000sccm至6000sccm，所述一氧化二氮的流量为8000sccm至12000sccm，所述第一反应物和第二反应物的总通入时间为0.2秒至0.4秒，反应时间为0.1秒至0.2秒，反应循环次数为2500次至3000次，反应温度为300摄氏度至350摄氏度，射频功率为3000W至3500W，压强为4.2torr至4.7torr。
与一般的ALD不同的是，为了满足大尺寸沟槽填充的工艺要求，本申请提供的ALD的工艺参数经过适当调整来提高填充能力。由于尺寸较大，因此增加了通气时间和反应时间来生成更多氧化硅；由于增加了反应物，因此提高射频功率来增加反应速度；降低压强来提高反应转化率。
参考图6，步骤S130，使用化学气相沉积法在所述第一隔离层230表面形成第二隔离层240，所述第一隔离层230和所述第二隔离层240填满所述深沟槽220。
在本申请的一些实施例中，所述第二隔离层240在所述深沟槽220中的总宽度为所述深沟槽220宽度的70％至80％。由于已经有一部分深沟槽220被采用ALD填充，所述深沟槽220剩余的部分尺寸可以使用CVD来填充，对阶梯覆盖性的影响已经较小。
在本申请的一些实施例中，所述第二隔离层240的材料包括氧化硅、氮化硅或碳化硅等。
在本申请的一些实施例中，所述第一隔离层230的材料和所述第二隔离层240的材料相同。采用同样的材料，所述第一隔离层230和所述第二隔离层240的接触面不会由于不同材料性质不同而产生干扰或腐蚀损伤等影响。
在本申请的一些实施例中，所述CVD包括低压化学气相沉积法(LPCVD)或等离子体增强化学气相沉积法(PECVD)等。
在本申请的一些实施例中，所述在所述第一隔离层130表面形成第二隔离层140的方法包括TEOS沉积法。采用TEOS沉积法，以TEOS(正硅酸乙酯)为基本原料生成氧化硅膜层，阶梯覆盖性较为良好。
在本申请的一些实施例中，所述TEOS沉积法包括：从进料管向反应室中通入气态的TEOS和氧气，所述TEOS的供应速率为2.7gm至3.2gm，所述氧气的流量为4000sccm至4500sccm，其中，提供反应能量的射频功率为150W至180W，反应时间为80秒至100秒，反应温度为350摄氏度至450摄氏度，所述半导体衬底与进料管管口在垂直方向上的距离为0.25mil至0.3mil。
与一般的TEOS沉积法不同的是，为了进一步提高阶梯覆盖性，本申请提供的TEOS沉积法的工艺参数经过适当调整。降低了TEOS的供应速率，提高阶梯覆盖性；由于降低了TEOS的供应速率，需要更多时间形成氧化硅膜层，因此要增加射频功率来提高反应速率，缩短工艺时间；减少了所述半导体衬底与进料管管口在垂直方向上的距离，进一步提高沉积速率。
在本申请的一些实施例中，所述第一隔离层230的层数为多层，所述第二隔离层240的层数为多层；在每形成一层第一隔离层230之后，形成一层第二隔离层240。
在本申请的一些实施例中，所述第一隔离层230的层数为一层，所述第二隔离层240的层数为一层。
在本申请的另一些实施例中，所述第一隔离层230的层数为两层，所述第二隔离层240的层数为两层。
图7至图11为根据本申请的另一些实施例所提供的半导体结构的形成方法的各步骤结构示意图。
参考图7，提供半导体衬底310，所述半导体衬底310中形成有深沟槽320。所述半导体衬底310的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底310可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底310还可以是生长有外延层的结构。
在本申请的一些实施例中，所述深沟槽320用于形成沟槽隔离结构。
在本申请的一些实施例中，所述深沟槽320的宽度为150纳米至600纳米，所述深沟槽320的深度为1.5微米至2.5微米。
参考图8，步骤S120，使用原子层沉积工艺在所述半导体衬底310上和所述沟槽320的底部和侧壁形成第一层第一隔离层331。所述原子层沉积工艺前文已经描述过，这里不再赘述。
在本申请的一些实施例中，所述第一层第一隔离层331的材料包括氧化硅、氮化硅或碳化硅等。
参考图9，步骤S130，使用化学气相沉积法在所述第一层第一隔离层331表面形成第一层第二隔离层341。
在本申请的一些实施例中，所述第一层第二隔离层341的材料包括氧化硅、氮化硅或碳化硅等。
在本申请的一些实施例中，所述常规CVD包括低压化学气相沉积法(LPCVD)或等离子体增强化学气相沉积法(PECVD)等。
在本申请的一些实施例中所述常规CVD包括TEOS沉积法。所述TEOS沉积法前文已经描述，在此不做赘述。
参考图10，使用原子层沉积工艺在所述第一层第二隔离层341上形成第二层第一隔离层332。所述原子层沉积工艺前文已经描述过，这里不再赘述。
在本申请的一些实施例中，所述第一层第一隔离层331和所述第二层第一隔离层332在所述深沟槽320中的总宽度为所述深沟槽320宽度的20％至30％。由于ALD工艺的价格昂贵，因此，在保证阶梯覆盖性的情况下，所述ALD工艺在整个填充工艺中的占比越小越好，所述ALD工艺形成的第一层第一隔离层331和第二层第一隔离层332的总厚度也越小越好。
在本申请的一些实施例中，所述第二层第一隔离层332的材料包括氧化硅、氮化硅或碳化硅等。
参考图11，使用化学气相沉积法在所述第二层第一隔离层332表面形成第二层第二隔离层342。
在本申请的一些实施例中，所述第一层第二隔离层341和所述第二层第二隔离层342在所述深沟槽220中的总宽度为所述深沟槽220宽度的70％至80％。由于分次使用常规CVD，每次CVD沉积的厚度不高，阶梯覆盖性得到进一步提升。
在本申请的一些实施例中，所述第二层第二隔离层342的材料包括氧化硅、氮化硅或碳化硅等。
在本申请的一些实施例中，所述第一层第一隔离层331、第二层第一隔离层332、第一层第二隔离层341和第二层第二隔离层342的材料相同。采用同样的材料，所述第一层第一隔离层331、第二层第一隔离层332、第一层第二隔离层341和第二层第二隔离层342的接触面不会由于不同材料性质不同而产生干扰或腐蚀损伤等影响。
在本申请的一些实施例中，所述常规CVD包括低压化学气相沉积法(LPCVD)或等离子体增强化学气相沉积法(PECVD)等。
在本申请的一些实施例中，所述常规CVD包括TEOS沉积法。所述TEOS沉积法前文已经描述，在此不做赘述。
本申请所述的半导体结构的形成方法，20％至30％的深沟槽结构采用ALD填充，70％至80％的深沟槽结构采用常规CVD来填充，通过控制ALD和常规CVD的比例在不影响产能和成本的情况下，满足深沟槽工艺对阶梯覆盖能力的要求。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有深沟槽，所述深沟槽的宽度为150纳米至600纳米；
使用原子层沉积工艺在所述深沟槽的侧壁和底部形成第一隔离层；
使用化学气相沉积法在所述第一隔离层表面形成第二隔离层，所述第一隔离层和第二隔离层填满所述深沟槽，其中，所述第一隔离层在所述深沟槽中的总宽度为所述深沟槽宽度的20％至30％。
2.如权利要求1所述的形成方法，其特征在于，所述深沟槽的深度为1.5微米至2.5微米。
3.如权利要求1所述的形成方法，其特征在于，所述第二隔离层在所述深沟槽中的总宽度为所述深沟槽宽度的70％至80％。
4.如权利要求1所述的形成方法，其特征在于，所述第一隔离层的材料和所述第二隔离层的材料相同。
5.如权利要求1所述的形成方法，其特征在于，所述原子层沉积工艺的工艺参数包括：第一反应物，所述第一反应物包括双(二乙基氨基)硅烷，所述双(二乙基氨基)硅烷的流量为1sccm至2sccm，第二反应物，所述第二反应物包括氧气，所述氧气的流量为4000sccm至6000sccm，所述第一反应物和第二反应物的总通入时间为0.2秒至0.4秒，反应时间为0.1秒至0.2秒，反应循环次数为2500次至3000次，反应温度为300摄氏度至350 摄氏度，射频功率为3000W至3500W，压强为4.2torr至4.7torr。
6.如权利要求5所述的形成方法，其特征在于，所述第二反应物还包括一氧化二氮，所述一氧化二氮的流量为8000sccm至12000sccm。
7.如权利要求1所述的形成方法，其特征在于，形成所述第二隔离层的方法包括TEOS沉积法。
8.如权利要求7所述的形成方法，其特征在于，所述TEOS沉积法的工艺参数包括：氧气流量为4000sccm至4500sccm，TEOS供应速率为2.7gm至3.2gm，反应时间为80秒至100秒，反应温度为350摄氏度至450摄氏度，射频功率为150W至180W，半导体衬底与进料管管口在垂直方向上的距离为0.25mil至0.3mil。
9.如权利要求1所述的形成方法，其特征在于，所述第一隔离层的层数为一层；所述第二隔离层的层数为一层。
10.如权利要求1所述的形成方法，其特征在于，所述第一隔离层的层数为多层，所述第二隔离层的层数为多层；在每形成一层第一隔离层之后，形成一层第二隔离层。
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