CN111489973B - 用于制造半导体器件的方法 - Google Patents

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Abstract

一种半导体器件的制造方法包括：在第一导电类型层(5、40、50)上方形成第二导电类型层(6、41、51)；以及通过借助于等离子体蚀刻工艺蚀刻所述第二导电类型层以露出第一导电类型层而形成沟槽(11、43、53)。第二导电类型层的蚀刻包括：对等离子体的光发射执行光谱分析；基于发射强度的变化检测第一导电类型层和第二导电类型层之间的界面；以及在基于界面的检测结果确定终结点时，停止对第二导电类型层的蚀刻。

Description

用于制造半导体器件的方法
技术领域
本公开涉及半导体器件的制造方法。
背景技术
常规地，已经提出了具有MOS结构半导体元件的半导体器件。例如，作为具有MOS结构的半导体元件，存在具有沟槽栅极结构的MOSFET，在所述沟槽栅极结构中提高了沟道密度，使得大电流能够流动。这种MOSFET具有一种结构，使得在形成在n+型衬底上的n型漂移层上相继形成p型基区和n型源区，并且形成多个沟槽栅极结构以从n型源区的表面穿透p型基区并且以到达n型漂移层。
在沟槽栅极结构中，栅极沟槽被形成为使得所述沟槽从n型源区的表面穿过p型基区到达n型漂移层，并且之后经由栅极绝缘膜在栅极沟槽中形成栅电极。在形成栅极沟槽时，期望使栅极沟槽从p型基区突出的量为恒定的，使得半导体器件具有预期的特性。出于这一原因，通过蚀刻时间等来调整从n型源区的表面开始的蚀刻深度，以将栅极沟槽控制为具有恒定的深度。
现有技术文献
专利文献
专利文献1：JP 2018-93209 A。
发明内容
在通过向n型漂移层中离子注入p型杂质或n型杂质而形成p型基区或n型源区时，可以以高准确度控制离子注入深度。并且因此可以使p型基区或n型源区的厚度保持恒定。出于这一原因，在形成栅极沟槽时，通过调整蚀刻时间等，使栅极沟槽具有恒定的深度并且可以使栅极沟槽从p型基区突出的量保持恒定。
然而，在通过在n型漂移层上进行外延生长而形成p型基区和n型源区时，由于外延生长的量存在变化，因而不能使p型基区的厚度和n型源区的厚度保持恒定。出于这一原因，尽管可以使栅极沟槽的深度保持恒定，也无法在形成栅极沟槽时仅通过调整蚀刻时间等来使栅极沟槽从p型基区突出的量保持恒定。
为了使栅极沟槽从p型基区突出的量保持恒定，须要以高准确度检测p型基区和n型漂移层之间的边界。然而，检测相同的半导体材料之间的边界是困难的。
这里，已经描述了沟槽栅极结构中的栅极沟槽的形成作为示例。此外，在堆叠了由相同种类的半导体材料制成的多个导电类型层的结构当中，在形成沟槽时难以检测导电类型层之间的边界。
鉴于上述几点，本公开的目的是提供一种用于制造半导体器件的方法，在所述方法中，当在堆叠了由相同类型的半导体材料制成的多个导电层的结构当中形成沟槽时，可以准确地检测导电层之间的边界，以执行蚀刻停止。
为了实现上述目的，在所述用于制造半导体器件的方法中，通过蚀刻以穿透堆叠结构中的第二导电类型层并且暴露出第一导电类型层来形成沟槽，在所述堆叠结构中，至少在第一导电类型层上形成由与第一导电类型层相同类型的半导体材料制成的第二导电类型层。在这样的制造半导体器件的方法中，所述方法包括：通过外延生长在第一导电类型层上形成第二导电类型层；以及通过等离子体蚀刻工艺来执行蚀刻步骤。使用等离子体光谱仪对等离子体蚀刻工艺期间生成的等离子体中的光发射执行光谱分析。基于设置在第一导电类型层中的添加剂和设置在第二导电类型层中的添加剂中的至少一个在任何波长下的发射强度的变化，来检测第一导电类型层和第二导电类型层之间的界面。通过基于检测结果检测终结点而停止所述蚀刻工艺。
如上文所述，在蚀刻的时候，从作为添加剂的元素的光发射的变化来检测由相同种类的半导体材料制成的多个不同导电类型层之间的界面。由此，由于可以检测所述界面，因而可以准确地检测沟槽蚀刻停止的终结点。因此，可以提供一种通过准确地检测导电类型层之间的界面并执行蚀刻停止来制造半导体器件的方法。
附图说明
从下文参考附图所做的具体描述中，本公开的上述和其他目的、特征和优点将变得更加显而易见。在附图中：
图1是根据第一实施例的SiC半导体器件的截面图；
图2是示出了图1所示的SiC半导体器件的一部分的透视截面图；
图3A是示出了图1所示的SiC半导体器件的制造工艺的透视截面图；
图3B是示出了从图3A继续的SiC半导体器件的制造工艺的透视截面图；
图3C是示出了从图3B继续的SiC半导体器件的制造工艺的透视截面图；
图3D是示出了从图3C继续的SiC半导体器件的制造工艺的透视截面图；
图3E是示出了从图3D继续的SiC半导体器件的制造工艺的透视截面图；
图3F是示出了从图3E继续的SiC半导体器件的制造工艺的透视截面图；
图3G是示出了从图3F继续的SiC半导体器件的制造工艺的透视截面图；
图4是等离子体蚀刻装置和等离子体光谱仪的示意性配置图；
图5A是示出了对于在硅层上堆叠了氧化硅膜的结构通过蚀刻去除了氧化硅膜时，等离子体光谱分析的结果的图示；
图5B是示出了在288.1nm的波长下发射强度随时间的改变的图示；
图6A是示出了对于在n型电流分散层上形成p型基区和n型源区的堆叠结构通过蚀刻去除n型源区和p型基区时，等离子体光谱分析结果的图示；
图6B是示出了在254.7nm的波长下发射强度随时间的改变的图示；
图7A是示出了在256.0nm的波长下发射强度随时间的改变的图示；
图7B是示出了在295.8nm的波长下发射强度随时间的改变的图示；
图7C是示出了在337.1nm的波长下发射强度随时间的改变的图示；
图8A是在另一实施例中所述的p型层和n型层两者均具有高浓度的情况下示出了包括无掺杂层的结构的截面图；
图8B是当另一实施例中所述的p型层和n型层两者均具有低浓度时示出了包括高浓度层的结构的截面图。
具体实施方式
下文的实施例涉及一种具有MOS结构半导体元件的半导体器件，并且在应用于由碳化硅(下文称为SiC)作为半导体材料而制成的SiC半导体器件时尤其合适。
在下文中，将参考附图描述本公开的实施例。在以下实施例中，通过相同的附图标记表示相同或等价的部件。
(第一实施例)
将描述第一实施例。在本实施例中，将描述使用SiC作为半导体材料的SiC半导体器件作为示例。本实施例的SiC半导体器件是通过形成具有图1和图2所示的沟槽栅极结构作为半导体元件的倒置垂直MOSFET而制备的。这些附图中所示的垂直MOSFET形成在SiC半导体器件的单元区域中，并且通过形成外周耐压结构以便围绕所述单元区域来构造所述SiC半导体器件。这里，附图中仅示出了垂直MOSFET。在下文中，如图1和图2所示，垂直MOSFET的宽度方向被定义为X方向，垂直MOSFET的与X方向相交的深度方向被定义为Y方向，并且垂直MOSFET的作为XY平面的法向的厚度方向或深度方向将被描述为Z方向。
如图1和图2所示，在SiC半导体器件中，使用由SiC制成的n+型衬底1作为半导体衬底。由SiC制成的n-型层2形成在n+型衬底1的主表面上。n+型衬底1的表面是(0001)Si表面，例如，n型杂质浓度为5.9×1018/cm3，并且厚度为100μm。例如，n-型层2具有7.0×1015/cm3到1.0×1016/cm3的n型杂质浓度以及8.0μm的厚度。
由SiC制成的JFET部分3和电场阻挡层4形成在n-型层2上，并且n-型层2在与n+型衬底1背离相隔的位置上连接至JFET部分3。
JFET部分3和电场阻挡层4构成饱和电流抑制层，并且部分3和层4两者均在X方向上延伸并且在Y方向上交替布置。换言之，在从相对于n+型衬底1的主表面的法向观察时，电场阻挡层4和JFET部分3的至少一部分均被形成为多个条线(即条形)并且交替布置。
在本实施例中，JFET部分3形成在电场阻挡层4下方。出于这一原因，在电场阻挡层4下方，JFET部分3的条形部分彼此连接，但是所述条形部分中的每一个***到多个电场阻挡层4之间。
提供条形线的JFET部分3的每个条形部分，即每个条形形状部分具有例如0.25μm的宽度以及例如0.6μm到2.0μm的作为形成间隔的间距。例如，JFET部分3的厚度为1.5μm，并且JFET部分3的n型杂质浓度高于n型层2的n型杂质浓度，例如，为5.0×1017/cm3到2.0×1018/cm3。
电场阻挡层4是构成提供一部分电场驰豫层的下部部分的部分，并且电场阻挡层4由p型杂质层构成。如上所述，电场阻挡层4具有条形形状，并且条形形状电场阻挡层4中的每个条状部分具有例如0.15μm的宽度以及例如1.4μm的厚度。电场阻挡层4具有例如3.0×1017到1.0×1018/cm3的p型杂质浓度。在本实施例中，电场阻挡层4在深度方向上具有恒定的p型杂质浓度。电场阻挡层4具有与n-型层2相对的表面，该表面与JFET部分3的表面设置于相同的平面上。
此外，由SiC制成的n型电流分散层5形成在JFET部分3和电场阻挡层4上。n型电流分散层5是用于在X方向扩散流经沟道的电流的层，下文将对此予以描述。例如，n型电流分散层5的n型杂质浓度高于n-型层2的n型杂质浓度。在本实施例中，n型电流分散层5沿作为纵向的Y方向延伸，并且其n型杂质浓度等于或高于JFET部分3的n型杂质浓度，并且n型电流分散层5的厚度例如为0.5μm。n型电流分散层5具有2.0×1016/cm3到5.0×1017/cm3的n型杂质浓度。
这里，为了方便起见，漂移层被描述为划分成n型层2、JFET部分3和n型电流分散层5，但是这些是构成漂移层的部分，并且这些部分彼此连接。
由SiC制成的p型基区6形成在n型电流分散层5上。此外，p型深层7形成在p型基区6下方，具体而言，p型深层7形成在电场阻挡层4和JFET部分3的表面与p型基区6之间的、未形成n型电流分散层5的部分中。p型深层7是构成电场驰豫层的上部部分的部分。在本实施例中，p型深层7沿与JFET部分3和电场阻挡层4的条形形状部分的纵向相交的方向(其被定义为作为纵向方向的Y方向)延伸。多个深层7和n型电流分散层5在X方向上交替布置。p型基区6和电场阻挡层4通过p型深层7电连接。n型电流分散层5和p型深层7的形成间距对应于下文描述的沟槽栅极结构的形成间距。
此外，n型源区8形成在p型基区6上。n型源区8形成在p型基区6的对应于下文描述的沟槽栅极结构的一部分中，并且n型源区8形成在沟槽栅极结构的两侧。
p型基区6比电场阻挡层4薄，并且p型基区6具有低p型杂质浓度。例如，p型杂质浓度为3x1017/cm3，并且厚度为0.4μm到0.6μm。p型深层7具有与n型电流分散层5相同的厚度，并且p型杂质浓度可以是任何值。例如，p型深层7的厚度等于电场阻挡层4的厚度。
n型源区8是与稍后描述的源电极15接触的区域，并且n型源区8的n型杂质具有高的浓度。例如，n型源区8具有1.0×1018/cm3到5.0×1019/cm3的n型杂质浓度以及0.3μm到0.7μm的厚度。
此外，p型连接层10形成在p型基区6上的、对应于p型深层7的位置上，换言之，形成在不同于n型源区8并且跨越n型源区8与沟槽栅极结构相对的位置上。p型连接层10是用于通过耦合p型基区6和下文所述的源电极15而对它们进行电连接的层。
p型连接区10是作为接触区与源电极15接触的部分。例如，p型连接层10具有被设置为在2.0×1018/cm3到1.0×1020/cm3的范围内的高浓度的p型杂质浓度以及0.2μm到0.3μm的厚度。
此外，例如，栅极沟槽11被形成为具有0.4μm的宽度，以及比p型基区6和n型源区8的总膜厚度深0.2μm到0.4μm的深度，以便穿透n型源区8和p型基区6，并且到达n型电流分散层5。上文描述的p型基区6和n型源区8被布置为与栅极沟槽11的侧表面接触。栅极沟槽11具有条状布局，其中，图2中的X方向被定义为宽度方向，与JFET部分3和电场阻挡层4的纵向相交的被定义并且被定义为Y方向的方向为纵向方向，并且Z方向被定义为深度方向。多个栅极沟槽11以条线的形式在X方向上等间隔布置，并且p型基区6和n型源区8布置在其间。此外，p型深层7和p型连接层10设置在每个栅极沟槽11的中间位置处。
在栅极沟槽11的侧表面处，p型基区6提供了在垂直MOSFET***作时连接n型源区8和n型电流分散层5的沟道区。包括沟道区的栅极沟槽11的内壁表面被栅极绝缘膜12覆盖。由掺杂多晶Si制成的栅电极13形成在栅极绝缘膜12的表面上，并且栅极沟槽11被栅极绝缘膜12和栅电极13完全填充，由此形成沟槽栅极结构。
源电极15和栅极布线层(未示出)经由层间绝缘膜14形成在n型源区8的表面上以及栅电极13的表面上。源电极15和栅极布线层由多种金属(例如，Ni/Al)制成。所述金属的与n型SiC(特别是n型源区8)接触的至少一部分由能够与n型SiC形成欧姆接触的金属制成。此外，所述多种金属中的与p型SiC接触(特别是与p型连接层10接触)的至少一部分由能够与p型SiC形成欧姆接触的金属制成。注意，源电极15形成在层间绝缘膜14上，并且与SiC部分电绝缘。源电极15经由形成在层间绝缘膜14中的接触孔电连接至n型源区8和p型连接层10。由于p型基区6、p型深层7和电场阻挡层4通过p型连接层10连接，因而它们全部被设置为处于源极电势。
此外，电连接至n+型衬底1的漏电极16形成在n+型衬底1的背表面上。上文描述的结构构造出了具有沟槽栅极结构的n沟道型倒置垂直MOSFET。通过布置上文描述的垂直MOSFET的多个单元而形成单元区。通过构造具有保护环(未示出)等的外周耐压结构，以便围绕在其中形成上文描述的垂直MOSFET的单元区，从而形成SiC半导体器件。
例如，通过在源极电压Vs为0V并且漏极电压Vd为1V到1.5V的状态下向栅电极13施加20V的栅极电压Vg，来操作具有如上文描述构造的垂直MOSFET的SiC半导体器件。换言之，在施加栅极电压Vg时，所述垂直MOSFET将在与栅极沟槽11接触的p型基区6中提供沟道区。由此，使n型源区8和n型电流分散层5电传导。因此，垂直MOSFET导通，并且执行操作，以用于在漏极和源极之间，从n+型衬底1通过包括n-型层2、JFET部分3和n型电流分散层5的漂移层传递电流，并且进一步从沟道区通过n型源区8传递电流。此外，通过停止施加栅极电压Vg，沟道区消失，使得n型源区8和n型电流分散层5之间的传导被切断。因而，垂直MOSFET关断，并且漏极和源极之间的电流停止流动。
此外，这一实施例的SiC半导体器件包括JFET部分3和电场阻挡层4。出于这一原因，在垂直MOSFET***作时，JFET部分3和电场阻挡层4充当饱和电流抑制层，并且可以通过饱和电流抑制效应实现低导通状态电阻并保持低饱和电流。具体而言，由于JFET部分3和电场阻挡层4的条形部分是交替并且重复地形成的，因而将执行下述操作。
首先，在漏极电压Vd是在正常操作期间施加的电压(例如，1到1.5V)时，耗尽层从电场阻挡层4一侧延伸至JFET部分3，并且耗尽层的宽度小于JFET部分3中的条形图案的宽度。出于这一原因，即使耗尽层延伸到了JFET部分3中，也确保电流路径。由于JFET部分3的n型杂质浓度高于n-型层2的n型杂质浓度，并且可以为该电流路径配置低电阻，因而可以实现低导通状态电阻。
此外，在漏极电压Vd由于负载短路等变得高于正常操作期间的电压时，从电场阻挡层4一侧延伸至JFET部分3的耗尽层延伸得超过JFET部分3的条形部分的宽度。然后，在n型电流分散层5被夹断之前，JFET部分3被立即夹断。这时，基于JFET部分3的条形部分的宽度和n型杂质浓度来确定漏极电压Vd和耗尽层的宽度之间的关系。出于这一原因，JFET部分3的条形部分的宽度和n型杂质浓度被设置为在所述电压变得稍高于正常操作中的漏极电压Vd时，JFET部分3被夹断。因此，即使在漏极电压Vd低时，JFET部分3也可以被夹断。通过这种方式，当漏极电压Vd变得高于正常操作中的电压时，JFET单元3立即被夹断，因而可以保持低饱和电流，并且还可能提高SiC半导体器件的由于负载短路等导致的公差。
通过这种方式，JFET部分3和电场阻挡层4充当饱和电流抑制层，并且表现出饱和电流抑制效应，由此提供可以实现低导通状态电阻和低饱和电流两者的SiC半导体器件。
此外，通过提供电场阻挡层4，以便夹置JFET部分3，交替并重复地形成JFET部分3和电场阻挡层4的条形部分。出于这一原因，即使漏极电压Vd变成高电压，从底部向n-型层2延伸的耗尽层也会受到电场阻挡层4的抑制，以防止耗尽层延伸到沟槽栅极结构中。因此，可以运用降低施加至栅极绝缘膜12的电场的电场抑制效应，并且可以防止栅极绝缘膜12被击穿，从而可以获得具有高击穿电压的高度可靠的元件。由于可以通过这种方式防止耗尽层延伸至沟槽栅极结构，因而可以使构成漂移层的一部分的n-型层2和JFET部分3的n型杂质浓度相对较高。可以实现低导通状态电阻。
接下来，将参考图3A和图3G中所示的制造工艺期间的截面图描述根据本实施例的SiC半导体器件的制造方法，所述SiC半导体器件具有n沟道型倒置垂直MOSFET，该MOSFET具有沟槽栅极结构。
[图3A中所示的工艺]
首先，制备n+型衬底1作为半导体衬底。然后，使用CVD(化学气相沉积)装置(未示出)通过外延生长在n+型衬底1的主表面上形成由SiC制成的n-型层2。
这时，可以使用所谓的外延衬底，在该外延衬底中，n-型层2被预先生长在n+型衬底1的主表面上。然后，在n-型层2上外延生长由SiC制成的JFET部分3。
通过引入气体执行所述外延生长，所述气体除了包括作为SiC的原材料气体的硅烷或丙烷之外还包括例如提供n型掺杂剂的氮气。
[图3B中所示的工艺]
在JFET部分3的表面上布置掩模17之后，对掩模17进行图案化以打开要在那里形成电场阻挡层4的区域。然后，通过p型杂质的离子注入来形成电场阻挡层4。而后，去除掩模。
这里，通过离子注入来电场阻挡层4。替代地，可以通过除离子注入之外的方法来形成电场阻挡层4。例如，对JFET部分3进行选择性各向异性蚀刻，以在对应于电场阻挡层4的位置处形成凹陷，并且当在JFET部分3上外延生长p型杂质层之后，在处于JFET 3上方的部分处对p型杂质层进行平面化，从而形成电场阻挡层4。因而，电场阻挡层4也可以通过外延生长形成。在外延生长p型SiC时，除了SiC原材料气体之外，还可以引入充当p型掺杂剂的气体，例如，三甲基铝(TMA)。
[图3C中所示的工艺]
接下来，在JFET部分3和电场阻挡层4上外延生长n型SiC，以形成n型电流分散层5。然后，在n型电流分散层5上，布置掩模(未示出)，该掩模在要形成p型深层7的位置处具有开口。而后，通过从掩模上方进行p型杂质的离子注入来形成p型深层7。
替代地，尽管描述了通过离子注入形成p型深层7的示例，但是层7也可以通过离子注入之外的方法形成。例如，与电场阻挡层4类似，在n型电流分散层5中形成凹陷，之后外延生长p型杂质层，并且进一步使p型杂质层变平，由此形成p型深层7。替代地，可以在形成p型深层7之后通过离子注入来形成n型电流分散层5。
[图3D中所示的工艺]
使用CVD装置(未示出)在n型电流分散层5和p型深层7上按顺序外延生长p型基区6和n型源区8。例如，在相同的CVD装置当中，首先利用引入充当p型掺杂剂的气体，通过外延生长来形成p型深层7。接下来，在停止引入用作p型掺杂剂的气体之后，利用引入提供n型掺杂剂的气体，通过外延生长来形成n型源区8。
通过这种方式，可以形成具有上文描述的杂质浓度和膜厚度的p型基区6和n型源区8。这里，由于p型基区6和n型源区8是通过外延生长形成的，因而即使可以将它们形成为具有良好的膜质量，膜厚度也可能在一定程度上存在变化。
[图3E中所示的工艺]
在n型源区8上，设置在要形成p型连接层10的位置处具有开口的掩模(未示出)。然后，在从掩模上方对p型杂质进行离子注入之后，在1500℃或更高的温度下执行热处理，以用于激活。使用硼(B)和铝(Al)之一或两者来作为要被离子注入的元素。由此，可以通过离子注入p型杂质来消除n型源区8，从而形成p型连接层10。
[图3F中所示的工艺]
在n型源区8等上形成掩模(未示出)，并且之后打开该掩模的要形成栅极沟槽11的区域。之后，如图4所示，将经受了上述步骤的样本20置于等离子体蚀刻装置的腔室21中，并在覆盖有掩模的状态下执行各向异性蚀刻，例如，RIE(反应离子蚀刻)。因而，形成了栅极沟槽11。注意，尽管这里给出了对电容耦合等离子体型的等离子体蚀刻装置的描述，但是可以使用其他类型的等离子体蚀刻装置。
如图4所示，所述蚀刻装置包括腔室21。腔室21构成了真空腔室，并且具有气体引入端口22和气体排放端口23。尽管未示出，但是气体入口22连接至对应于要引入的气体类型的数量的气体线路，使得可以引入多种类型的气体。例如，用于蚀刻的SF6气体被用作所述气体类型。并且通过控制每条气体线路的开关阀门，可以将预期的气体种类引入到腔室21中，并且可以控制进入腔室21的流速。
气体排放端口23设有排放阀门(未示出)，使得可以通过控制每条气体线路中提供的开关阀门和排放阀门，而将腔室21中的压强控制到预期值。
腔室21设有RF线圈24。通过从用于生成等离子体的电源25向RF线圈24供应电力，RF线圈24在腔室21中生成RF电场。
腔室21设有安装台26，将要蚀刻的样本20置于该安装台上。安装台26连接至用于偏压的电源27，从而可以向样本20施加预定的偏压。
使用这样的蚀刻装置，例如，从气体入口22引入诸如SF6的蚀刻气体，并且将蚀刻装置中的RF功率设置到1200W，并且将环境压强设置到0.5Pa。作为结果，在样本20上方的空间中生成了等离子体，样本20的未被掩模覆盖的部分将通过所述等离子体被蚀刻，并且形成栅极沟槽11。
这时，等离子体光谱仪30连接至蚀刻装置，使得可以通过等离子体光谱仪30对蚀刻期间的状态进行监测。然后，基于等离子体光谱仪30所做的光谱分析的结果而停止蚀刻。
具体地，腔室21设有监测窗口21a，并且等离子体光谱仪30的光入射部件31安装在监测窗口21a中。作为结果，从等离子体中包括的元素发射的光从监测窗口21a入射到光入射部件31上。使用可变机构31a使光入射部分31的开口宽度可以变化。通过改变开口宽度，可以调整入射光的量，并且可以调整通过光谱分析获得的波形的峰高。然后，通过连接至光入射部分31的光纤32将光引导至等离子体光谱仪30的主体33，并且在主体33中执行光谱分析。
一般而言，等离子体光谱仪30用于分别读取由不同材料制成的堆叠膜的界面。例如，作为由不同材料制成的堆叠膜，可以使用在硅层上形成氧化硅膜的结构。在这样的结构当中，0％的氧被引入到硅层当中，并且66％的氧被引入到氧化硅膜当中。出于这一原因，在从该层的表面进行蚀刻步骤并且暴露出硅层和氧化硅膜之间的界面时，不包括氧的硅层被切换至包括氧的氧化硅膜。因此，在发生这一切换时，由氧元素引起的峰出现在由等离子体光谱仪30所做的光谱分析的波形结果中。
根据实验，如图5A所示，例如，确认由氧元素引起的峰出现在288.1nm的波长处。出于这一原因，如图5B所示，可以确认在288.1nm的波长下的发射强度的时间变化，并且识别出发射强度随着氧化硅膜和硅层之间的界面发生极大变化的时间。由此，可以通过检测由不同材料制成的堆叠膜的界面而停止蚀刻。这里，等离子体光谱仪30仅用于检测由不同材料制成的堆叠膜的界面，而不用于检测由相同种类的半导体材料制成的堆叠膜的界面。
另一方面，本发明人发现了一种特征，使得即使在堆叠层由相同种类的半导体材料制成时也可以在堆叠了多个不同导电类型层的结构中使用等离子体光谱仪30通过光谱分析来检测堆叠膜的界面，并执行蚀刻停止操作。
本实施例描述了一种结构，在该结构中，堆叠了多个不同导电类型层，从而使p型基区6和n型源区8被设置在n型电流分散层5上。在这样的结构中，在检测到p型基区6和n型电流分散层5之间的界面时，执行蚀刻停止，同时形成了栅极沟槽11。
例如，作为n型杂质的氮(例如，N)被作为添加剂按照0.001％引入到n型电流分散层5中，并且作为p型杂质的铝(即，Al)被作为添加剂按照0.001％添加到p型基区6中。因此，在形成栅极沟槽11时，监测被包括在n型电流分散层5中的n型杂质或者被包括在p型基区6中的p型杂质中的至少一种的变化，从而可以检测到这些界面。
具体而言，当氮被作为n型杂质引入到n型电流分散层5中时，通过采用等离子体光谱仪30执行光谱分析来确认氮的峰。作为结果，如图6A所示，确认由氮元素引起的峰出现在254.7nm的波长处。出于这一原因，如图6B所示，确认在254.7nm的波长下的发射强度的时间变化，并且将发射强度极大变化的时间识别为p型基区6和n型电流分散层5之间的界面。在图6B中，除了在254.7nm的波长下发射强度的变化之外，还示出了微分函数强度的结果(其是发射强度的微分值)。p型基区6和n型电流分散层5之间的界面是由发射强度的变化确认的。此外，在获得了微分函数强度时，确认在254.7nm的波长下发射强度的时间变化变得较大的位置。基于此，可以更加准确地确认p型基区6和n型电流分散层5之间的界面。
如上文所述，基于由等离子体光谱仪30所做的光谱分析监测来自于n型杂质或p型杂质的时间变化或者来自于等离子体中包括的两种杂质的时间变化，从而确认p型基区6和n型电流分散层5之间的界面。由此，可以通过检测由相同种类半导体材料的不同导电类型材料制成的堆叠膜的界面来执行蚀刻停止。
因此，在本实施例中，由于可以检测p型基区6和n型电流分散层5之间的界面，所以可以准确地检测栅极沟槽11的蚀刻停止的终结点。换言之，当要求如这一实施例中那样在从p型基区6和n型电流分散层5之间的界面获得预定突出量的位置处停止栅极沟槽11的蚀刻时，检测了所述界面，使得可以控制从所述界面的检测开始经过的蚀刻时间。由此，可以准确地检测栅极沟槽11的蚀刻停止的终结点，并且可以使栅极沟槽11从p型基区6突出的量以高准确度保持恒定。因此，可以使MOSFET特性(例如，开关特性和击穿电压特性)保持均匀。
在这一示例中，给出了254.7nm的波长作为发射强度出现极大变化的波长的示例。不一定必须要基于在254.7nm的波长下的发射强度变化来检查p型基区6和n型电流分散层5之间的界面。
根据实验，在如这一实施例中那样按顺序形成n型电流分散层5、p型基区6和n型源区8的NPN型堆叠结构当中，每个区域或层的杂质浓度被设置为1×1017/cm3，并且改变波长，从而研究氮的发射强度的变化。这里，检查了256.0nm、295.8nm和337.1nm的波长。因此，如图7A到图7C所示，在每个波长下，氮的发射强度在所述NPN堆叠结构中的p型层和n型层之间的边界处发生变化。因而，即使当波长不是254.7nm时，也可以检查氮的发射强度的变化，并且可以确认p型基区6和n型电流分散层5之间的界面。具体而言，当等离子体光谱测定的波长被设置到至少200nm和1000nm之间的波长带范围内时，基于添加剂的发射强度的变化确认p型基区6和n型电流分散层5之间的界面。
[图3G中所示的工艺]
在去除了掩模之后，通过执行热氧化形成栅极绝缘膜12，使得栅极绝缘膜12覆盖栅极沟槽11的内壁表面和n型源区8的表面。然后，在沉积掺杂有p型杂质或n型杂质的多晶硅之后，对多晶硅进行回蚀，以至少使多晶硅保留在栅极沟槽11中从而形成栅电极13。由此，完成了沟槽栅极结构。
尽管未示出后续步骤，但是将执行下述步骤。形成由例如氧化物膜等制成的层间绝缘膜14，以覆盖栅电极13和栅极绝缘膜12的表面。此外，使用掩模(未示出)在层间绝缘膜14中形成用于暴露出n型源区8和p型连接层10的接触孔。并且当在层间绝缘膜14的表面上形成由多种金属制成的堆叠结构所包括的电极材料之后，通过对所述电极材料进行图案化而形成源电极15和栅极布线层。此外，在n+型衬底1的背面一侧上形成漏极电极16。通过这种方式，完成了根据本实施例的SiC半导体器件。
如上文所述，在本实施例中，由等离子体光谱仪30执行使用处于UV区到可见光区中的波长的光谱测定，并且基于蚀刻期间添加剂元素的光发射的变化来检测由相同种类的半导体材料制成的若干不同导电类型层之间的界面。因而，由于可以检测到界面，所以可以准确地检测栅极沟槽11的蚀刻停止的终结点。因此，可以提供一种通过准确地检测导电类型层之间的界面并执行蚀刻停止来制造半导体器件的方法。
换言之，当要求如这一实施例中那样在从p型基区6和n型电流分散层5之间的界面获得预定突出量的位置处停止栅极沟槽11的蚀刻时，检测了所述界面，从而可以控制从所述界面的检测开始经过的蚀刻时间。由此，可以准确地检测栅极沟槽11的蚀刻停止的终结点，并且可以使栅极沟槽11从p型基区6突出的量以高准确度保持恒定。因此，可以使MOSFET特性(例如开关特性和击穿电压特性)保持均匀。
(其他实施例)
本公开不限于上述实施例，并且可以进行适当修改。
(1)例如，在第一实施例中，作为检测由相同类型的半导体材料制成的多个不同导电类型层的界面的示例，采取n沟道倒置型垂直MOSFET作为示例。出于这一原因，通过检测p型基区6和n型电流分散层5之间的界面来检测栅极沟槽11的蚀刻停止。替代地，可以应用任何结构，只要在形成沟槽时检测p型层和n型层之间的界面并停止蚀刻即可。
例如，当在外周区域中形成保护环时，可以在外周区域中去除p型层，以形成沟槽。在该情况下，p型层被去除，并且n型层被暴露出来。因此，如第一实施例中所述，检测p型层和n型层之间的界面，从而准确地停止蚀刻并且可以以高准确度控制沟槽的深度。
注意，在检测p型层和n型层之间的界面时，引入到p型层或n型层中的杂质浓度可以是任何浓度。优选地，所述层中的至少一个可以具有1x1016/cm3或更高的浓度。这是因为，已确认当构成PN结的两个层的杂质浓度都小时，发射强度的变化也小，并且界面的检测准确度稍低。因此，通过将p型层和n型层中的至少一个的杂质浓度设置为1x1016/cm3或更高，变得可以提高发射强度的变化，并且确保界面的检测准确度。
p型层和n型层的厚度也可以是任何厚度。两者优选被设置为0.1μm或更高。这是因为当p型层为0.1μm或更小时，在蚀刻期间被包括在等离子体中的添加剂的量小，并且在去除之前和之后发射强度的变化也小。此外，假设通常使用的半导体层厚度的上限值，当在p型层和n型层的中每一个的厚度为100μm的情况下进行蚀刻时，使用等离子体光谱仪30检查光发射的变化。在这种情况下，检测所述界面。因此，当至少p型层或n型层的厚度为100μm或更低时，可以以高准确度检测p型层和n型层之间的界面。
(2)如图8A中所示，当n型层40和p型层41的杂质浓度均为1x1017/cm3或更高的高浓度时，优选在n型层40和p型层41之间布置由相同种类的半导体材料制成并且几乎不包括杂质的无掺杂层42。通过这种方式，在通过蚀刻形成沟槽43时，由于p型杂质引起的发射强度的变化在p型层41和无掺杂层42之间的界面处变大，并且由于n型杂质引起的发射强度的变化在无掺杂层42和n型层40之间的界面处变大。因此，即使在无掺杂层42被设置到n型层40和p型层41之间时，也可以准确地检测到n型层40和p型层41之间的界面。
尽管无掺杂层42在这里被描述为几乎不包括杂质的层，但是层42中的n型杂质或p型杂质的浓度可以是1x1016/cm3或更低。此外，尽管无掺杂层42的厚度可以是任何值，但是由于层42是***到n型层40和p型层41之间的膜，因而厚度优选可以是1.0μm或更小，以避免过厚，并且该厚度可以优选为0.1μm或更大，使得发射强度变化变大。因此，无掺杂层42具有大于等于0.1μm并且小于等于1.0μm的厚度。
(3)如图8B中所示，当n型层50和p型层51两者均具有1x1016/cm3或更低的低杂质浓度时，一种结构可以包括由包括高浓度杂质的相同种类的半导体材料制成并且设置在n型层50和p型层51之间的高浓度层52。通过这种方式，在通过蚀刻形成沟槽53时，由于被包括在高浓度层52中的杂质引起的发射强度的变化在p型层51和高浓度层52之间的界面处变大，并且由于被包括在高浓度层52中的杂质引起的发射强度的变化在高浓度层52和n型层50之间的界面处变大。因此，即使在高浓度层52被设置到n型层50和p型层51之间时，也可以准确地检测到n型层50和p型层51之间的界面。
尽管高浓度层52在这里被描述为包括高浓度杂质的层，但是层52中的n型杂质或p型杂质的浓度可以是1x1017/cm3或更高。此外，尽管高浓度层52的厚度可以是任何值，但是由于层52是***到n型层50和p型层51之间的膜，因而厚度优选可以是1.0μm或更小，以避免过厚，并且该厚度可以优选为0.1μm或更大，使得发射强度的变化变大。因此，高浓度层52具有大于等于0.1μm并且小于等于1.0μm的厚度。
(4)此外，构成上述实施例描述的SiC半导体器件的每个部分的各种尺寸(例如，杂质浓度、厚度、宽度等)的示例仅仅是示例性的。
(5)在上文描述的实施例中，已经描述了第一导电类型是n型并且第二导电类型是p型的n沟道型垂直MOSFET作为示例。替代地，可以反转每个元件的导电类型，以形成p沟道型垂直MOSFET。在上文的描述中，垂直MOSFET被描述为半导体元件的示例。替代地，本公开还可以被应用于具有类似结构的IGBT。对于n沟道型IGBT而言，相对于上文描述的实施例，仅将n+型衬底1的导电类型从n型改变为p型，并且其他结构和制造方法与上文描述的实施例中的那些相同。
(6)尽管在上述实施例已经描述了使用SiC作为半导体材料的半导体器件，本公开还可以应用于使用除了SiC以外的半导体材料(例如，IV族半导体的Si、Ge、C等)的半导体器件。此外，在上述实施例中，将氮描述为n型杂质的示例，并且将铝描述为p型杂质的示例。这只是一个示例。例如，原子序数为15的磷(P)可以被用作n型杂质，并且例如，原子序数为13的硼(B)可以被用作p型杂质。
尽管已经参考本公开的实施例描述了本公开，但是应当理解，本公开不限于所述实施例和构造。本公开意在涵盖各种修改和等价布置。此外，尽管提供了所述的各种组合和配置，但是包括更多元件、更少元件或者仅包括单个元件的其他组合和配置也落在本公开的精神和范围内。

Claims (6)

1.一种用于制造半导体器件的方法，包括：
通过外延生长在至少第一导电类型层(5、40、50)上方形成第二导电类型层(6、41、51)来制备堆叠结构，所述第一导电类型层与所述第二导电类型层由相同种类的半导体材料制成；以及
通过经由等离子体蚀刻工艺蚀刻所述第二导电类型层以穿透所述第二导电类型层并且暴露出所述第一导电类型层而形成沟槽(11、43、53)，其中：
通过所述等离子体蚀刻工艺蚀刻所述第二导电类型层包括使用等离子体光谱仪(30)对所述等离子体蚀刻工艺中生成的等离子体的光发射执行光谱分析；
通过所述等离子体蚀刻工艺蚀刻所述第二导电类型层包括基于在预定波长下所述第一导电类型层中的添加剂和所述第二导电类型层中的另一种添加剂中的至少一个的发射强度的变化来检测所述第一导电类型层和所述第二导电类型层之间的界面；以及
通过所述等离子体蚀刻工艺蚀刻所述第二导电类型层包括在基于所述界面的检测结果确定终结点时，停止对所述第二导电类型层的蚀刻。
2.根据权利要求1所述的制造半导体器件的方法，其中：
所述第一导电类型层和所述第二导电类型层由IV族半导体材料制成。
3.根据权利要求1所述的制造半导体器件的方法，其中：
所述第一导电类型层和所述第二导电类型层具有在0.1μm和100μm之间的范围内的厚度。
4.根据权利要求1-3中的任何一项所述的制造半导体器件的方法，其中：
所述第一导电类型层和所述第二导电类型层中的至少一个具有1x1016/cm3或更高的杂质浓度。
5.根据权利要求1-3中的任何一项所述的制造半导体器件的方法，其中：
所述第一导电类型层和所述第二导电类型层两者均具有1x1017/cm3或更高的杂质浓度；以及
所述方法进一步包括：
在所述第一导电类型层上形成具有大于等于0.1μm并且小于等于1.0μm的厚度以及1×1016/cm3或更低的杂质浓度的无掺杂层(42)；以及
在所述无掺杂层上形成所述第二导电类型层。
6.根据权利要求1-3中的任何一项所述的制造半导体器件的方法，其中：
所述第一导电类型层和所述第二导电类型层两者均具有1x1016/cm3或更低的杂质浓度；以及
所述方法进一步包括：
在所述第一导电类型层上形成具有大于等于0.1μm并且小于等于1.0μm的厚度以及1×1017/cm3或更高的杂质浓度的高浓度层(52)；以及
在所述高浓度层上形成所述第二导电类型层。
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