CN111489965A - 部分背面金属移除切割***及相关方法 - Google Patents

部分背面金属移除切割***及相关方法 Download PDF

Info

Publication number
CN111489965A
CN111489965A CN201911387253.8A CN201911387253A CN111489965A CN 111489965 A CN111489965 A CN 111489965A CN 201911387253 A CN201911387253 A CN 201911387253A CN 111489965 A CN111489965 A CN 111489965A
Authority
CN
China
Prior art keywords
substrate
metal layer
dies
die
backside metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911387253.8A
Other languages
English (en)
Inventor
M·J·塞登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN111489965A publication Critical patent/CN111489965A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043Making grooves, e.g. cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051Deposition of metallic or metal-silicide layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446Located in scribe lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Dicing (AREA)

Abstract

本发明题为“部分背面金属移除切割***及相关方法”。本发明公开了切割包括在衬底中的多个管芯的方法的实施方式,其可包括:在衬底的第一侧上形成多个管芯;在衬底的第二侧上形成背面金属层;仅部分地穿过背面金属层的厚度形成沟槽;以及通过移除管芯划道中的背金属材料和移除管芯划道中的衬底材料来切割包括在衬底中的多个管芯。沟槽可位于衬底的管芯划道中。

Description

部分背面金属移除切割***及相关方法
相关专利申请的交叉引用
本申请要求授予Seddon等人的名称为“PARTIAL BACKSIDE METAL REMOVALSINGULATION SYSTEM AND RELATED METHODS(部分背面金属移除切割***及相关方法)”的美国临时专利申请62/796,645的提交日期的权益,该申请提交于2019年1月25日,该申请的公开内容据此全文以引用方式并入本文。
技术领域
本文件的各方面整体涉及管芯切割***和方法。更具体的实施方式涉及从减薄衬底切割半导体管芯的方法。
背景技术
半导体器件包括常见电气和电子设备(诸如电话、台式计算机、平板计算机、其他计算设备和其他电子设备)中出现的集成电路。该器件通过将半导体材料的晶圆切割为多个半导体管芯而分离。可以将各种层耦接到晶圆的正面和/或背面。在切割时,管芯可以安装在封装上并与封装电气地集成,然后可供用在电气或电子设备中。
发明内容
切割包括在衬底中的多个管芯的方法的实施方式可包括:在衬底的第一侧上形成多个管芯;在衬底的第二侧上形成背面金属层;仅部分地穿过背面金属层的厚度形成沟槽;以及通过移除管芯划道中的背金属材料和移除管芯划道/划线网格/锯道中的衬底材料来切割包括在衬底中的多个管芯。沟槽可以位于衬底的管芯划道中。
切割包括在衬底中的多个管芯的方法的实施方式可以包括以下各项中的一者、全部或任一者:
该方法可以包括减薄衬底的第二侧。
沟槽可使用激光束来形成。
沟槽可使用锯条来形成。
移除管芯划道中的背金属材料以及移除管芯划道中的衬底材料可包括使用激光束。
移除管芯划道中的背金属材料和移除管芯划道中的衬底材料可包括使用锯条。
切割包括在衬底中的多个管芯可包括通过等离子体蚀刻从管芯的第一侧移除管芯划道中的衬底材料,以及通过射流烧蚀移除管芯划道中的背金属厚度的剩余材料。
该方法可以包括远程等离子体修复管芯的侧壁。
该方法可包括使用面向衬底的第二侧的相机监测沟槽的形成。
切割包括在衬底中的多个管芯的方法的实施方式可包括将沟槽形成为管芯划道中的背面金属层的第一厚度。背面金属层可耦接到衬底。该方法可包括蚀刻背面金属层。蚀刻可将衬底暴露在管芯划道中并且/或者可将背金属层减薄到第二厚度。该方法可包括通过移除管芯划道中的衬底材料来切割包括在衬底中的多个管芯。
切割包括在衬底中的多个管芯的方法的实施方式可以包括以下各项中的一者、全部或任一者:
该方法可包括在背面金属层和衬底之间沉积扩散阻挡层、粘附层或它们的任何组合。
扩散阻挡层、粘附层或它们的任何组合可用作蚀刻停止层。
移除管芯划道中的衬底材料可使用激光束或锯条中的一个来完成。
移除管芯划道中的衬底材料可包括等离子体蚀刻。
该方法可以包括远程等离子体修复多个管芯中的每个管芯的侧壁。
切割包括在衬底中的多个管芯的方法的实施方式可包括:在衬底的第一侧上形成多个管芯;减薄衬底的第二侧;在衬底的第二侧上形成背面金属层;部分地穿过管芯划道中的背面金属层的第一厚度形成沟槽;以及蚀刻背面金属层。蚀刻可将衬底的一部分暴露在管芯划道中并且/或者可将背金属层减薄到第二厚度。该方法还可包括通过在衬底的由蚀刻暴露的部分处的等离子体蚀刻来切割包括在衬底中的多个管芯。
切割包括在衬底中的多个管芯的方法的实施方式可以包括以下各项中的一者、全部或任一者:
该方法可包括使衬底的第二侧减薄,并且可将衬底减薄到小于50微米。
背面金属层可被减薄到10微米。
沟槽可使用激光束来形成。
该方法可包括使用面向衬底的第二侧的相机监测沟槽的形成。
对于本领域的普通技术人员而言,通过说明书和附图并且通过权利要求书,上述以及其他方面、特征和优点将会显而易见。
附图说明
将在下文中结合附图来描述实施方式,在附图中类似标号表示类似元件,并且:
图1是衬底的一部分的侧剖视图;
图2是耦接到图1的衬底的第一侧的多个层的侧剖视图;
图3是处在翻转取向的图2的衬底和多个层的视图;
图4是图3的衬底和多个层的视图,其中衬底被减薄;
图5是图4的减薄衬底和多个层的视图,其中背面金属层耦接到衬底的第二侧;
图6是具有形成在其中的沟槽的图5的背面金属层的视图;
图7是切割为多个管芯的图6的衬底的视图;
图8是具有平滑侧壁的图7的多个管芯的视图;
图9是耦接到衬底的背面金属层的视图;
图10是具有形成在其中的沟槽的图9的背面金属层的视图;
图11是在背面金属层被减薄之后的图10的背面金属层的视图;并且
图12是被切割为多个管芯的图9的衬底的视图。
具体实施方式
本公开、其各方面以及实施方式并不限于本文所公开的具体部件、组装工序或方法元素。本领域中已知的符合预期部分背面金属移除管芯切割***及相关方法的许多附加的部件、组装工序和/或方法元素将显而易见地与本公开的特定实施方式一起使用。因此,例如,尽管本发明公开了特定实施方式,但是此类实施方式和实施部件可以包括符合预期操作和方法的本领域中已知用于此类部分背面金属移除管芯切割***及相关方法以及实施部件和方法的任何形状、尺寸、样式、类型、模型、版本、量度、浓度、材料、数量、方法元素、步骤等。
参考图1,示出了衬底2的一部分的侧剖视图。术语“衬底”是指半导体衬底,因为半导体衬底是衬底的常见类型,然而,“衬底”不是用于指称所有半导体衬底类型的专有术语。类似地,术语“衬底”可以是指晶圆,因为晶圆是衬底的常见类型,然而,“衬底”不是用于指称所有晶圆的专有术语。作为非限制性示例,在各种实施方式中可利用的本文件中公开的各种半导体衬底类型可以是圆形的、倒圆的、方形的、矩形的或任何其他封闭形状。在各种实施方式中,衬底2可以包括衬底材料,诸如,作为非限制性示例,单晶硅、二氧化硅、玻璃、砷化镓、蓝宝石、红宝石、绝缘体上硅、碳化硅、前述任一者的多晶或非晶形式、以及用于构造半导体器件的任何其他衬底材料。在特定实施方式中,衬底可以是绝缘体上硅衬底。
参照图2,示出了耦接到图1的衬底的第一侧的多个层的侧剖视图。在各种实施方式中,在从衬底2切割多个管芯之前,形成多个管芯的方法可以包括在衬底上形成多个管芯。这可以包括在衬底2的第一侧6上形成多个层4。如图2所示,可以将多个层4图案化,并且在各种实施方式中,可以将多个层图案化(或以其他方式移除)以使其不存在于衬底2中的管芯划道/划线网格/锯道8上方。作为非限制性示例,多个层可以包括一个或多个金属层、一个或多个钝化层、任何其他层、以及它们的任何组合。在各种实施方式中,作为非限制性示例,钝化层可以包括氮化硅、氧化物、金属电测试结构、电测试焊盘、二氧化硅、聚酰亚胺、金属焊盘、残余凸块下金属化(UBM)、它们的任何组合,以及能够促进一个或多个半导体管芯之间的电连接或热连接和/或保护一个或多个半导体管芯免受污染的任何其他层或材料。在各种实施方式中,多个管芯可以包括功率半导体器件,诸如,作为非限制性示例,MOSFET、IGBT或任何其他功率半导体器件。在其他实施方式中,多个管芯可以包括非功率半导体器件。
参考图3,示出了处在翻转取向的图2的衬底和多个层的视图。形成和切割多个管芯的方法包括翻转衬底,并且尽管未示出,但是在各种实施方式中,该方法可以包括将带施加到多个层4的第一侧10。这样的带可以是背磨带。参考图4,示出了图3的衬底和多个层的视图,其中衬底被减薄。在各种实施方式中,形成和切割多个管芯的方法可以包括使衬底2的第二侧12减薄。在各种实施方式中,可以将衬底2减薄到小于50微米(μm)的厚度。在其他实施方式中,可以将衬底2减薄到小于30μm的厚度。在又其他实施方式中,可以将衬底2减薄到小于100μm、大于100μm的厚度,并且在其他各种实施方式中,可以不使衬底2减薄。在特定实施方式中,可以将衬底2减薄到约25μm的厚度,并且在其他特定实施方式中,可以使衬底减薄到约75μm的厚度。可以通过背磨、蚀刻或任何其他减薄技术来减薄衬底2。在特定实施方式中,使用由日本东京DISCO公司(DISCO)以商品名TAIKO销售的背磨工艺来减薄衬底以形成支撑晶圆的边缘环。
参考图5,示出了图4的减薄后的衬底和多个层的视图,其中背面金属层耦接到衬底的第二侧。形成多个管芯并切割多个管芯的方法包括在衬底2的第二侧12上形成背面金属层14。在特定实施方式中,背面金属层14可以是铜或铜合金。在其他实施方式中,背面金属层可以包括任何其他类型的金属、它们的合金或它们的组合。在各种实施方式中,背面金属层14可以是10μm厚。在其他实施方式中,背面金属层可以大于或小于10μm厚,并且在特定实施方式中,背面金属层14可以为约15μm厚。可以将背面金属层14蒸发到衬底2上,然而,在其他实施方式中(包括具有较厚衬底的实施方式),可以将背面金属层14镀覆到衬底2上或使用另一种技术形成在衬底上。在各种实施方式中,背面金属层14可以形成在衬底2的整个第二侧12上方。在此类实施方式中,背面金属层14可以加强衬底2。
在多个管芯的任何实际切割之前,切割衬底中的多个管芯的方法可以包括对准衬底。在各种实施方式中,该方法可以包括使用光学器件或相机从第一侧(其可以是正面、或如图5中取向的底面)对准衬底。在此类实施方式中,光学器件或相机可以放置在衬底下方并可以检测在衬底上或衬底内形成的多个对准特征。在各种实施方式中,对准特征可以形成在衬底的管芯划道8上或衬底的管芯划道内。在具有耦接到多个层的第一侧10的带的各种实施方式中,光学器件或相机可以被配置为通过带检测多个对准特征。在特定实施方式中,可以使用红外(IR)相机和IR反射/发射对准特征来对准衬底。在其他实施方式中,对准特征可以被包括在背面金属层14的外表面18上。在此类实施方式中,不是在衬底下方使用光学器件或相机,而是光学器件或相机可以从衬底上方对准衬底(如图5中取向)。在其中衬底在减薄衬底之后包括围绕周边的环的又其他实施方式中,对准衬底的方法可以包括在衬底的周边放置对准特征并研磨周边环。然后,可以通过使用沿器件的外边缘的对准特征从衬底的背面或第二侧12对准衬底。这种对准方法可以包括使用IR光谱。
参考图6,示出了具有形成在其中的沟槽的图5的背面金属层的视图。在对准衬底时,切割衬底2中的多个管芯的方法包括仅部分地穿过/一定程度上穿过背面金属层14的厚度来形成沟槽20。在此类实施方式中,背面金属层14的部分22可保留在沟槽20和衬底2之间。以这种方式,防止沟槽的形成延伸到衬底2中,并且继而可通过将沟槽形成到衬底中来防止对衬底的损坏。在各种实施方式中,部分22的厚度可为约1μm,而在其他实施方式中,部分22的厚度可大于或小于1μm。沟槽20位于管芯划道8中。在各种实施方式中,沟槽20可以与管芯划道8一样宽或比该管芯划道宽。通非限制性示例,沟槽20可通过激光束、锯条、划线,或通过射流烧蚀来形成。在其他实施方式中,背面金属层14中的沟槽20可通过将光掩膜施加到背面金属层14的外表面18,并且将沟槽20部分地蚀刻到背面金属层14中来形成。在使用激光的情况下,不将沟槽形成到衬底材料中可以减少在处理期间沉积在背面金属层上的含衬底材料的熔渣的量。
为了确保沟槽的形成留下沟槽20和衬底2之间的部分22,可能需要小心以防止将沟槽形成到衬底中,特别是在部分22为1μm厚或小于1μm厚的实施方式中。部分原因是由于粘合剂厚度和带厚度的变化,其上安装了衬底的带的厚度通常在整个衬底上可改变5微米或更多。
为了促进不完全延伸穿过背面金属层14的沟槽20的形成,在各种实施方式中,切割衬底中的多个管芯的方法可包括主动地监测背面金属层14中沟槽20的形成。在各种实施方式中,面向背面金属层14的相机可用于主动地监测沟槽20的形成。主动地监测可以包括监测清除的背面金属和/或测量与背面金属层的原始厚度相比移除的背面金属层的厚度变化。在此类实施方式中,用于切割多个管芯的方法可包括基于在主动监测沟槽20的形成期间收集的数据,对一个或多个激光或锯参数进行近实时调整。在特定实施方式中,近实时调整可包括相机监测在激光束或锯条(或形成沟槽的其他元件,诸如划线或水射流)后面的一英寸处沟槽的形成,并且基于从监测收集的数据,立即对激光束或锯条的参数进行调整。在其他实施方式中,近实时调整可以包括相机主动地监测在激光束或锯条后面的不到一英寸处或在激光束或锯条后面的超过一英寸处沟槽的形成。
通过非限制性示例,可调整的激光束的参数可包括激光功率、脉冲宽度、脉冲能量、重复率、焦深、焦点和/或激光束在背面金属层14上移动的速度。类似地,如果锯条、划线或水射流用于形成沟槽20,则锯条、划线或水射流的参数(诸如锯条的速度或深度、划线的速度或压力、或水射流的速度或压力)可被调整以防止穿过背面金属层14的整个厚度形成沟槽。在各种实施方式中,尤其是具有减薄衬底的实施方式,主动监测沟槽20的形成可能是关键的,因为用于形成沟槽的工艺窗口可能更窄。通过这样的主动监测和近实时调整,可以通过调整激光或其他沟槽形成机构的参数来补偿衬底或吸盘的任何倾斜、以及带的厚度的任何变化。以这种方式,背面金属层14可以具有几乎完全穿过背面金属层的厚度形成的沟槽20,而该沟槽无需形成到衬底2中或完全穿过背面金属层14而形成。
参考图7,示出了切割为多个管芯的图6的衬底的视图。切割衬底2中的多个管芯24的方法包括通过移除管芯划道8中的背面金属材料14的部分22并且移除管芯划道8中的衬底2的衬底材料来切割衬底中的多个管芯。如图7所示,从衬底的背面切割多个管芯24。因此,不需要翻转衬底就能从正面切割衬底。从背面切割管芯的能力可以减少对衬底并尤其是减薄衬底的损坏,因为它需要更少地处理衬底并可以相应地增加收率。另外,在其中多个管芯24通过激光烧蚀从背面切割的实施方式中(如本文之后公开),由于是从背面而不从是从正面切割,因此可以减少背金属层的再沉积,因为残余的背金属可以更容易地从管芯的侧壁流走。
在各种实施方式中,可以通过用激光束或锯条移除管芯划道8中的衬底2的衬底材料来切割多个管芯22。在其中切割多个管芯的方法包括通过激光烧蚀来形成沟槽20以及使用激光束来切割多个管芯24的实施方式中,两步激光烧蚀工艺可防止背面金属层14再沉积到衬底2中,因为管芯划道8中的背面金属层14将在切割多个管芯24之前被清除掉。在各种实施方式中,管芯划道8中的衬底2的移除部分的宽度可以与沟槽20的宽度相同。在其他实施方式中,管芯划道8中的衬底2的移除部分的宽度可窄于或宽于沟槽20的宽度。在此类实施方式中,与用于在背面金属层14中形成沟槽20的激光束、锯条、触笔或射流烧蚀流体流的宽度相比,可以使用较薄的锯条或较窄的激光束来切割管芯。
如图7所示,当使用激光束或锯条切割多个管芯24时,该工艺造成在管芯划道8的侧壁26和与该管芯划道相邻的层中产生碎屑和/或裂缝。如果裂缝和碎屑扩散到半导体管芯的器件或主体部分中/当出现这种情况时,裂缝和碎屑的存在有可能会折损所得的半导体封装的可靠性(并降低管芯强度)。由于锯切工艺涉及使旋转刀片摩擦衬底表面,并且激光工艺涉及将激光束聚焦在衬底表面上,因此只能通过锯切或激光处理变量(诸如,通过非限制性示例,衬底进给速度、锯片切口宽度、切割深度、多个锯痕、锯片材料、激光功率、激光脉冲等)管理碎裂和开裂,但是它们不会被消除。
参考图8,示出了具有平滑侧壁的图7的多个管芯的视图。在各种实施方式中,切割多个管芯的方法可以包括通过远程等离子体修复从管芯划道8的侧壁26移除损坏。在此类实施方式中,可以将等离子体蚀刻施加到管芯划道8的侧壁26或多个管芯24的侧壁。当从衬底2切割多个管芯24时,等离子体可以渗透侧壁26的所形成的裂缝和/或碎屑的材料/促成与该材料的反应。当等离子体进入裂缝和/或碎屑时,衬底2的损坏部分可能被蚀刻掉并得到管芯划道8的平滑或修复侧壁26,如图8所示。
在其他实施方式中,切割多个管芯的方法可包括翻转衬底并且从衬底的第一表面6(参见图2)切割多个管芯,而不是从衬底的背面切割多个管芯24。在此类实施方式中,该方法可包括使用激光束或锯从衬底的第一表面移除管芯划道中的衬底材料以及管芯划道中的背面金属层材料。在其他实施方式中,切割多个管芯的方法可包括翻转衬底并且通过等离子体蚀刻穿过衬底来从衬底的第一表面6(参见图2)移除管芯划道中的衬底材料。在此类实施方式中,背面金属层的类似于图6的部分22的一部分在通过等离子体蚀刻移除管芯划道中的衬底材料之后可保留。在此类实施方式中,背面金属层的在管芯划道内的部分可通过射流烧蚀来移除,继而可切割多个管芯。在此类实施方式中,管芯划道中的移除衬底材料的宽度可以比通过锯切或激光烧蚀形成的沟槽的宽度更窄或者是与其相同的宽度。
参考图9,示出了耦接到衬底的背面金属层的视图。衬底28可与本文公开的任何衬底相同或类似。类似地,背面金属层30可与本文公开的任何背面金属层相同或类似,并且多个层32可与本文公开的任何多个层相同或类似。同样地,可以使用与本文公开的任何方法相同或类似的方法来形成背面金属层30、多个层32和衬底28。切割多个管芯的方法还可以包括使用本文公开的任何对准技术对准衬底。参考图10,示出了具有形成在其中的沟槽的图9的背面金属层的视图。切割多个管芯的方法包括将沟槽34形成为管芯划道中的背面金属层30的第一厚度46。沟槽34可使用与本文公开的用于形成沟槽的方法相同或类似的方法来形成。沟槽34的形成也可使用本文公开的方法来监测。如图9所示,由于激光烧蚀或锯切,沟槽34的侧壁36可能是粗糙的。如图10所示,沟槽34没有完全穿过背面金属层30形成,因此在管芯划道40中留下背面金属层30的一部分38。
参考图11,示出了在背面金属层被减薄之后的图10的背面金属层的视图。在各种实施方式中,切割多个管芯的方法可包括蚀刻背面金属层30。可将蚀刻施加到背面金属层30的外表面42,以及背面金属层的沟槽34内。在各种实施方式中,蚀刻可将衬底28的一部分44暴露在管芯划道40中。蚀刻还可将背面金属层30减薄到第二厚度48。在特定实施方式中,参考图10,在蚀刻之前,背面金属层的第一厚度可为约15μm厚。沟槽34可形成到背面金属层30中约10μm,留下约5μm厚的部分38。在蚀刻背面金属层时,如图11所示,背面金属层30可被减薄到约10μm的第二厚度,并且保留在管芯划道中的约5μm厚的部分38可被移除。在其他实施方式中,背面金属层30的第一厚度46可大于或小于15μm厚。类似地,管芯划道40中的背面金属层的部分38的厚度可大于或小于5μm厚,并且背面金属层的第二厚度48可大于或小于10μm厚。在各种实施方式中,施加到背面金属层30的蚀刻可以是湿法蚀刻,并且可被喷涂到背面金属层上。在其他实施方式中,可以使用除喷涂之外的技术来施加湿法蚀刻。在各种实施方式中,尽管未示出,但是可以将带或另一个层施加到多个层32的正面或外表面50。带或其他层可以保护多个管芯的焊盘58免受蚀刻。
参考图12,示出了切割为多个管芯的图9的衬底的视图。在各种实施方式中,可以通过移除管芯划道40中的衬底28的衬底材料来切割多个管芯52。可以通过在衬底28的通过蚀刻暴露的部分处进行等离子体蚀刻来移除衬底材料。在各种实施方式中,可以使用由德国斯图加特罗伯特·博世有限公司(Robert Bosch GmbH,Stuttgart,Germany)以商品名
Figure BDA0002343958370000101
销售的等离子体蚀刻工艺(“Bosch工艺”)将衬底28切割为多个管芯52。在其他实施方式中,可以使用其他等离子体蚀刻工艺从衬底28切割多个管芯52。在各种实施方式中,尽管未示出,但是通过等离子体蚀刻切割包括在衬底28中的多个管芯52可以包括移除衬底的衬底材料的具有小于管芯划道的宽度的宽度的一部分或沟槽。在此类实施方式中,通过等离子体蚀刻移除的部分的宽度小于管芯划道的宽度,因为等离子管芯切割能够产生比通过激光束或锯产生的管芯划道更窄的管芯划道。在其他实施方式中,并且如图12所示,通过经由等离子体蚀刻移除衬底28的在管芯划道40中的所有衬底材料来切割多个管芯52,衬底材料的移除部分的宽度可以与管芯划道40或沟槽34的宽度相同。
如图12所示,从衬底28的背面,或与多个管芯相对的侧面切割多个管芯52。因此,不需要翻转衬底就能从正面切割衬底。从背面切割多个管芯52的能力可以减少对衬底并尤其是减薄衬底的损坏,因为它需要更少地处理衬底,并且可增加工艺的收率。另外,在本文公开的其中在切割管芯之前移除(或至少减小)背面金属层的实施方式中,再沉积背面金属层的风险可减小或消除。
在其他实施方式中,可使用激光束或锯条中的一种来完成管芯划道中的衬底材料的移除,而不是通过等离子体蚀刻移除管芯划道40中的衬底材料。在此类实施方式中,激光束或锯条可导致管芯划道的侧壁或多个管芯的侧壁***糙。在此类实施方式中,从衬底切割多个管芯的方法可以包括远程等离子体修复多个管芯中的每个管芯的侧壁。可以使用本文公开的任何远程等离子体修复的方法来完成远程等离子体修复。
在各种实施方式中,从衬底切割多个管芯的方法可包括在背面金属层与衬底之间沉积扩散阻挡层。在此类实施方式中,当背面金属层的在管芯划道中的一部分被蚀刻时,扩散阻挡层可以用作蚀刻停止层。扩散阻挡层还可以在蚀刻期间防止背面金属层迁移到衬底中。在具有扩散阻挡层的实施方式中,可使用激光束或锯条来移除扩散阻挡层在管芯划道中的部分。在此类实施方式中,从衬底切割多个管芯的方法可以包括使用本文公开的移除衬底材料的任何方法移除衬底的在管芯划道中的衬底材料。
在本文公开的方法的各种实施方式中,该方法包括减薄衬底的第二侧。
在本文公开的方法的各种实施方式中,使用激光束来形成沟槽。
在本文公开的方法的各种实施方式中,使用锯条来形成沟槽。
在本文公开的方法的各种实施方式中,移除管芯划道中的背金属材料以及移除管芯划道中的衬底材料还包括使用激光束。
在本文公开的方法的各种实施方式中,移除管芯划道中的背金属材料以及移除管芯划道中的衬底材料还包括使用锯条。
在本文公开的方法的各种实施方式中,该方法包括远程等离子体。
在以上描述提到部分背面金属移除管芯切割***及相关方法和实施部件、子部件、方法和子方法的特定实施方式的地方,应当易于显而易见的是,可以在不脱离其精神的情况下做出多种修改,并且这些实施方式、实施部件、子部件、方法和子方法可应用于其他部分背面金属移除管芯切割***及相关方法。

Claims (10)

1.一种切割包括在衬底中的多个管芯的方法,所述方法包括:
在衬底的第一侧上形成多个管芯;
在所述衬底的第二侧上形成背面金属层;
形成仅部分地穿过所述背面金属层的厚度的沟槽,其中所述沟槽位于所述衬底的管芯划道中;以及
通过移除所述管芯划道中的背面金属材料并移除所述管芯划道中的衬底材料来切割包括在所述衬底中的所述多个管芯。
2.根据权利要求1所述的方法,其中切割包括在所述衬底中的所述多个管芯还包括通过等离子体蚀刻从管芯的第一侧移除所述管芯划道中的衬底材料,以及通过射流烧蚀移除所述管芯划道中的背面金属的厚度的剩余材料。
3.根据权利要求1所述的方法,还包括使用面向所述衬底的所述第二侧的相机监测所述沟槽的形成。
4.一种切割包括在衬底中的多个管芯的方法,所述方法包括:
将沟槽形成为管芯划道中的背面金属层的第一厚度,所述背面金属层耦接到衬底;
蚀刻所述背面金属层,其中所述蚀刻将所述衬底暴露在所述管芯划道中,并且将所述背面金属层减薄到第二厚度;以及
通过移除所述管芯划道中的衬底材料来切割包括在所述衬底中的多个管芯。
5.根据权利要求4所述的方法,还包括在所述背面金属层和所述衬底之间沉积粘附层、扩散阻挡层或它们的任何组合中的一个。
6.根据权利要求5所述的方法,其中所述粘附层、所述扩散阻挡层或它们的任何组合中的所述一个用作蚀刻停止层。
7.一种切割包括在衬底中的多个管芯的方法,所述方法包括:
在衬底的第一侧上形成多个管芯;
在衬底的第二侧上形成背面金属层;
在管芯划道中形成部分地穿过所述背面金属层的第一厚度的沟槽;
蚀刻所述背面金属层,其中所述蚀刻将所述衬底的一部分暴露在所述管芯划道中,并且将所述背面金属层减薄到第二厚度;以及
通过在所述衬底的被所述蚀刻暴露的所述部分处进行等离子体蚀刻,切割包括在所述衬底中的所述多个管芯。
8.根据权利要求7所述的方法,还包括使所述衬底的所述第二侧减薄,其中将所述衬底减薄到小于50微米。
9.根据权利要求7所述的方法,其中将所述背面金属层减薄到10微米。
10.根据权利要求7所述的方法,其中使用激光束来形成所述沟槽,并且使用面向所述衬底的所述第二侧的相机监测所述沟槽的形成。
CN201911387253.8A 2019-01-25 2019-12-30 部分背面金属移除切割***及相关方法 Pending CN111489965A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962796645P 2019-01-25 2019-01-25
US62/796,645 2019-01-25
US16/505,646 US11114343B2 (en) 2019-01-25 2019-07-08 Partial backside metal removal singulation system and related methods
US16/505,646 2019-07-08

Publications (1)

Publication Number Publication Date
CN111489965A true CN111489965A (zh) 2020-08-04

Family

ID=71733768

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911387253.8A Pending CN111489965A (zh) 2019-01-25 2019-12-30 部分背面金属移除切割***及相关方法

Country Status (2)

Country Link
US (1) US11114343B2 (zh)
CN (1) CN111489965A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113649709A (zh) * 2021-08-16 2021-11-16 湖北三维半导体集成创新中心有限责任公司 晶圆切割方法
CN113990747A (zh) * 2021-10-22 2022-01-28 苏州通富超威半导体有限公司 一种倒装芯片的制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220399234A1 (en) * 2021-06-15 2022-12-15 Nxp B.V. Semiconductor die singulation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5259149A (en) * 1991-12-18 1993-11-09 St. Florian Company Dicing blade hub and method
US9061369B2 (en) * 2009-11-03 2015-06-23 Applied Spectra, Inc. Method for real-time optical diagnostics in laser ablation and laser processing of layered and structured materials
US8835283B2 (en) * 2011-10-21 2014-09-16 Win Semiconductors Corp. Fabrication method for producing semiconductor chips with enhanced die strength
US9224650B2 (en) * 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
US9018079B1 (en) * 2014-01-29 2015-04-28 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113649709A (zh) * 2021-08-16 2021-11-16 湖北三维半导体集成创新中心有限责任公司 晶圆切割方法
WO2023019819A1 (zh) * 2021-08-16 2023-02-23 湖北三维半导体集成创新中心有限责任公司 晶圆切割方法
CN113990747A (zh) * 2021-10-22 2022-01-28 苏州通富超威半导体有限公司 一种倒装芯片的制备方法

Also Published As

Publication number Publication date
US11114343B2 (en) 2021-09-07
US20200243389A1 (en) 2020-07-30

Similar Documents

Publication Publication Date Title
CN111489965A (zh) 部分背面金属移除切割***及相关方法
US11508579B2 (en) Backside metal photolithographic patterning die singulation systems and related methods
US20230411214A1 (en) Jet ablation die singulation systems and related methods
US11929285B2 (en) Backside metal patterning die singulation system and related methods
US20240178060A1 (en) Backside metal patterning die singulation systems and related methods
US11289380B2 (en) Backside metal patterning die singulation systems and related methods
US11605561B2 (en) Backside metal removal die singulation systems and related methods
US11676863B2 (en) Structures for aligning a semiconductor wafer for singulation
US20200243367A1 (en) Backside wafer alignment methods
US20220319894A1 (en) Substrate alignment systems and related methods
US11651998B2 (en) Plasma die singulation systems and related methods

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination