CN111487843A - 光掩模的设计方法与半导体光刻制作工艺 - Google Patents

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Abstract

本发明公开一种光掩模的设计方法与半导体光刻制作工艺，其中该光掩模的设计方法包括先计算初始光掩模的开口率是否小于25％，若是所述开口率小于25％，则变更所述初始光掩模的设计，使变更后的光掩模与所述初始光掩模设计为反相(reverse tone)且所述变更后的光掩模的开口率在75％以上。所述方法能解决光掩模热膨胀问题。

Description

光掩模的设计方法与半导体光刻制作工艺
技术领域
本发明涉及一种半导体光刻技术，且特别是涉及一种光掩模的设计方法与半导体光刻制作工艺。
背景技术
半导体光刻制作工艺是集成电路制造中十分重要的一环，其图案尺寸的精确度对产品良率的影响甚大。
举例来说，在制作半导体组件的所有步骤之前，会先在基底的框线(frame)区域或划片线(dicing line)上形成对准标记之类的构造。由于这里的对准标记尺寸较大，所以可采用KrF激光光源(波长为248nm)进行曝光显影。
然而，采用KrF曝光技术的过程中发现不同机台影响光掩模热膨胀的差异就很大。一旦光掩模受热膨胀，会对光掩模图案曝光后在硅芯片上的位置产生变化，进而影响后续各层图案的相关位置
发明内容
本发明提供一种光掩模的设计方法，能解决光掩模热膨胀问题。
本发明另提供一种半导体光刻制作工艺，能减少零层尺寸变异量。
本发明的光掩模的设计方法，包括计算初始光掩模的开口率(open ratio)是否小于25％，若是计算得到的开口率小于25％，则变更初始光掩模的设计，使变更后的光掩模与初始光掩模设计为反相(reverse tone)，且变更后的光掩模的开口率在75％以上。
在本发明的一实施例中，上述初始光掩模适用于曝光正型光致抗蚀剂(positivetone resist)，且上述变更后的光掩模适用于曝光负型光致抗蚀剂(negative toneresist)。
在本发明的一实施例中，在计算初始光掩模的开口率的步骤之前，还可先确认初始光掩模是否为零层的光刻制作工艺用光掩模，若确认是所述零层的光刻制作工艺用光掩模，则进行所述计算。
在本发明的一实施例中，上述零层包括掺杂区或蚀刻结构。
在本发明的一实施例中，上述变更后的光掩模包括透光基板与位于透光基板上的遮光层，且遮光层的面积与变更后的光掩模的面积之间的比例小于25％。
在本发明的一实施例中，上述遮光层例如金属层。
本发明的一种半导体光刻制作工艺，用以于基底上形成零层，其步骤包括在一基底上形成一负型光致抗蚀剂层，使用一光掩模对所述负型光致抗蚀剂层进行曝光显影制作工艺，以于负型光致抗蚀剂层定义出数个重叠的区域，其中光掩模的开口率在75％以上。
在本发明的另一实施例中，在上述曝光显影制作工艺之后，还可利用负型光致抗蚀剂层作为掩模，对基底进行掺杂制作工艺，以形成作为零层的数个掺杂区。
在本发明的另一实施例中，在上述曝光显影制作工艺之后，还可利用负型光致抗蚀剂层作为掩模，蚀刻基底，以形成作为零层的数个蚀刻结构。
基于上述，本发明通过改变光掩模的设计，使原本具有大面积遮光层的初始光掩模，变更为反相的光掩模，以大幅减少遮光层的面积并增加光掩模的开口率至75％以上，所以在使用这种光掩模进行曝光显影制作工艺的过程中，因为光掩模中的遮光层所占面积较小，所以能降低光掩模受热膨胀的影响，并由此增加半导体光刻制作工艺的精准度，譬如减少在半导体光刻制作工艺中所描述的重叠区域的位置偏差量。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明的第一实施例的一种光掩模的设计流程图；
图2是第一实施例中的位于半导体基底的零层的上视示意图；
图3A是对应图2的I-I线段的初始光掩模的剖面示意图；
图3B是对应图2的I-I线段的变更后的光掩模的剖面示意图；
图4A至图4C是本发明的第二实施例的一种半导体光刻制作工艺的剖面示意图；
图5A是图4C之后的一种制作零层的剖面示意图；
图5B是图4C之后的另一种制作零层的剖面示意图。
符号说明
S100、S102、S104、S106：步骤
200：主动(有源)区
202：框线区域
300：初始光掩模
302、310：透光基板
304、312：遮光层
306：激光光源
308：变更后的光掩模
400：基底
402：负型光致抗蚀剂层
402a：照光部位
404：区域
500：掺杂制作工艺
502：掺杂区
504：蚀刻结构
具体实施方式
下文列举一些实施例并配合所附的附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的组件将以相同的符号标示来说明。另外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语；也就是指包含但不限于。而且，文中所提到的方向性用语，例如：「上」、「下」等，仅是用以参考附图的方向。因此，使用的方向性用语是用来说明，而并非用来限制本发明。
图1是依照本发明的第一实施例的一种光掩模的设计流程图。
请参照图1，在步骤S100中，计算初始光掩模的开口率(open ratio)是否小于25％，若是计算得到的开口率小于25％，则进行步骤S102。相反地，若是计算得到的开口率在25％以上，则直接进行步骤S104，使用初始光掩模进行曝光。
在步骤S102中，变更初始光掩模的设计，使变更后的光掩模与初始光掩模设计为反相(reverse tone)，且变更后的光掩模的开口率在75％以上。在本实施例中，初始光掩模适用于曝光正型光致抗蚀剂(positive tone resist)，而变更后的光掩模则适用于曝光负型光致抗蚀剂(negative tone resist)。
文中的「零层」是指在制作半导体组件的所有步骤之前，先形成在基底的框线(frame)区域或划片线(dicing line)上的构造，用以于基底(晶片)上获得准确的曝光位置与尺寸。请参照图2所示的上视图，其中实线框内的区域代表主动区200，而虚线框与实线框之间的数个重叠的区域则是框线区域202，或称为划片线。举例来说，零层可以是形成在框线区域202内的蚀刻结构，以作为对准用的标记。由于此区的标记尺寸较大，因此能用于后续制作半导体组件的所有步骤的对准。在另一实施例中，零层也可以是先形成在基底内的掺杂区，则可作为半导体组件中的深掺杂区(如阱区)。
此外，在步骤S100之前，还可先确认初始光掩模是否为零层的光刻制作工艺用光掩模，若确认是零层的光刻制作工艺用光掩模，则需进行步骤S100。如果初始光掩模不是零层的光刻制作工艺用光掩模，可选择性地进行步骤S100。举例来说，零层的光刻制作工艺通常采用KrF激光光源(波长为248nm)进行曝光显影，而主动区大多采用ArF激光光源(波长为193nm)进行曝光显影，因此零层的光刻制作工艺受到光掩模热膨胀的影响较大，但是本发明并不限于此。第一实施例的设计也可应用于采用ArF激光光源的光刻制作工艺或者不是零层的光刻制作工艺的光掩模。
为了更详细地说明光掩模设计前后的差异，请参考图3A与图3B，其中图3A是对应图2的I-I线段的初始光掩模的剖面示意图；图3B是对应图2的I-I线段的变更后的光掩模的剖面示意图。
在图3A中，初始光掩模300包括透光基板302与位于透光基板302上的遮光层304，遮光层304例如金属层(如Cr层)。遮光层304的面积占初始光掩模300的面积的比例在75％以上，因此当激光光源306通过初始光掩模300时，只有少部分激光光源306会穿过透光基板302，大部分的激光光源306则被遮光层304吸收，导致遮光层304受热膨胀，并影响被曝光区域的尺寸。
在图3B中，变更后的光掩模308同样包括透光基板310与位于透光基板310上的遮光层312，但是因为变更后的光掩模308与图3A的初始光掩模300为反相，所以遮光层312的面积与变更后的光掩模308的面积之间的比例小于25％。因此当激光光源306通过初始光掩模300时，只有少部分激光光源306则被遮光层312吸收，所以能大幅降低被曝光区域的尺寸变异量。
图4A至图4C是依照本发明的第二实施例的一种半导体光刻制作工艺的剖面示意图，其用以于基底上形成零层。
请参照图4A，在一基底400上先形成一负型光致抗蚀剂层402，再使用如图3B的光掩模308对负型光致抗蚀剂层402进行曝光。
然后，请参照图4B，负型光致抗蚀剂层402的照光部位402a会产生反应，在后续显影步骤不会被移除，而没照光的负型光致抗蚀剂层402则会在后续显影步骤被移除，如图4C所示。
因此在显影制作工艺之后，照光部位402a之间会形成数个露出基底400的区域404，待后续利用不同的制作工艺制作出零层，其中区域404对应于图2的框线区域202。
在一实施例中，以负型光致抗蚀剂层(如图4C的照光部位402a)作为掩模，对基底400进行掺杂制作工艺500，以形成作为零层的数个掺杂区502，如图5A所示。
在另一实施例中，以负型光致抗蚀剂层(如图4C的照光部位402a)作为掩模，蚀刻基底400，以形成作为零层的数个蚀刻结构504，如图5B所示。
以下，列举数个实验来验证本发明实施例的功效，但本发明的范围并不局限于以下内容。
比较例
在晶片上先形成一正型光致抗蚀剂层，再用Cannon ES6KrF曝光机(Scanner)搭配如图3A的光掩模对正型光致抗蚀剂层进行一连串的曝光，且关闭曝光机本身的光掩模补偿功能(reticle compensation function)。
然后在显影之后分别测量同一批(Lot)晶片上的图案在X方向与Y方向上的胀缩量，再计算其尺寸变异量记载于下表1。
实验例1
采用与比较例相同的曝光显影制作工艺，但形成于晶片上的正型光致抗蚀剂层改为负型光致抗蚀剂层，且改用如图3B的光掩模。X方向与Y方向的尺寸变异量，同样记载于下表1。
实验例2
采用与实验例1相同的曝光显影制作工艺，但所用的光掩模的开口率与实验例1不同。X方向与Y方向的尺寸变异量，同样记载于下表1。
表1
开口率 X方向尺寸变异量 Y方向尺寸变异量
比较例 ～0.01％ 0.38ppm 0.46ppm
实验例1 77％ 0.1ppm 0.2ppm
实验例2 97.74％ 0.12ppm 0.04ppm
从表1可得到，本发明的方法能大幅降低尺寸变异量，且无论是实验例1或实验例2的结果都明显优于比较例。
综上所述，本发明通过改变光掩模的设计，能降低光掩模受热膨胀的影响，并由此减少曝光图案的尺寸变异量，因而增加半导体光刻制作工艺的精准度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (9)

1.一种光掩模的设计方法，包括：
计算初始光掩模的开口率是否小于25％；以及
若是所述开口率小于25％，则变更所述初始光掩模的设计，使变更后的光掩模与所述初始光掩模设计为反相(reverse tone)且所述变更后的光掩模的开口率在75％以上。
2.如权利要求1所述的光掩模的设计方法，其中所述初始光掩模适用于曝光正型光致抗蚀剂(positive tone resist)，且所述变更后的光掩模适用于曝光负型光致抗蚀剂(negative tone resist)。
3.如权利要求1所述的光掩模的设计方法，其中在所述计算初始光掩模的开口率的步骤之前，还包括确认所述初始光掩模是否为零层的光刻制作工艺用光掩模，若确认是所述零层的光刻制作工艺用光掩模，则进行所述计算。
4.如权利要求3所述的光掩模的设计方法，其中所述零层包括掺杂区或蚀刻结构。
5.如权利要求1所述的光掩模的设计方法，其中所述变更后的光掩模包括透光基板与位于所述透光基板上的遮光层，且所述遮光层的面积占所述变更后的光掩模的面积的比例小于25％。
6.如权利要求5所述的光掩模的设计方法，其中所述遮光层包括金属层。
7.一种半导体光刻制作工艺，用以于基底上形成零层，包括：
在基底上形成负型光致抗蚀剂层；以及
使用光掩模对所述负型光致抗蚀剂层进行曝光显影制作工艺，以于所述负型光致抗蚀剂层定义出多个重叠的区域，其中所述光掩模的开口率在75％以上。
8.如权利要求7所述的半导体光刻制作工艺，其中进行所述曝光显影制作工艺之后，还包括以所述负型光致抗蚀剂层作为掩模，对所述基底进行掺杂制作工艺，以形成作为所述零层的多个掺杂区。
9.如权利要求7所述的半导体光刻制作工艺，其中进行所述曝光显影制作工艺之后，还包括以所述负型光致抗蚀剂层作为掩模，蚀刻所述基底，以于所述基底表面形成作为所述零层的多个蚀刻结构。
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