CN111477553B - 隔离封装结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种隔离封装结构及其制造方法，所述隔离封装结构的制造方法包括：在晶圆上形成阶梯孔结构，所述阶梯孔结构具有多个侧壁高度不同的孔结构；对所述阶梯孔结构的侧壁和表面进行金属化工艺，形成金属屏蔽层；将一个或多个芯片贴装至转接板上，在所述转接板上附连一个或多个金属连接线，每个所述金属连接线至少与一个所述芯片电性连接；将所述晶圆附连至所述转接板上，使所述芯片及所述金属连接线容置于所述阶梯孔结构的内部；在所述阶梯孔结构的内部填充绝缘材料；对所述晶圆的表面进行研磨直至暴露出至少一个所述金属连接线；在所述晶圆的表面形成第一再分布线层，所述第一再分布线层将至少一个所述金属连接线的电性引出。

Description

隔离封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域，特别涉及一种隔离封装结构及其制造方法。
背景技术
传统射频/微波多芯片***晶圆级封装，多采用包含盲腔的硅帽结构进行芯片间隔，并在硅帽内嵌硅通孔(TSV)实现芯片电信号引出。但是，该结构存在以下问题：首先，为了降低TSV插损，硅帽结构多采用高阻硅衬底，造价较高；现有方案中，硅帽结构厚度至少在300微米以上，给TSV制造带来显著难度，举例来说：TSV直径在25微米以下时，TSV深度比较大，难以完全填充，TSV直径在30微米以上时，完全填充TSV容易导致因热应力造成碎片、电镀时间过长，造价较高等问题；其次，采用硅帽盲腔，并通过金属键合芯片，虽然实现了多芯片之间的隔离，但并未提供相邻芯片互连结构，不利于芯片间电性互连优化。
发明内容
本发明的目的在于提供一种隔离封装结构及其制造方法，以解决现有的射频或微波多芯片***的TSV结构成本高的问题。
为解决上述技术问题，本发明提供一种隔离封装结构的制造方法，所述隔离封装结构的制造方法包括：
在晶圆上形成阶梯孔结构，所述阶梯孔结构具有多个侧壁高度不同的孔结构；
对所述阶梯孔结构的侧壁和表面进行金属化工艺，形成金属屏蔽层；
将一个或多个芯片贴装至转接板上，在所述转接板上附连一个或多个金属连接线，每个所述金属连接线至少与一个所述芯片电性连接；
将所述晶圆附连至所述转接板上，使所述芯片及所述金属连接线容置于所述阶梯孔结构的内部；
在所述阶梯孔结构的内部填充绝缘材料；
对所述晶圆的表面进行研磨直至暴露出至少一个所述金属连接线；
在所述晶圆的表面形成第一再分布线层，所述第一再分布线层将至少一个所述金属连接线的电性引出。
可选的，在所述的隔离封装结构的制造方法中，所述在晶圆上形成阶梯孔结构包括：
对所述晶圆进行第一次光刻工艺，在所述晶圆的表面上形成第一刻蚀掩膜；
对所述晶圆进行第一次干法或湿法刻蚀，在所述晶圆的表面上形成第一阶梯平台，所述第一刻蚀掩膜覆盖处形成第一阶梯面；
对所述晶圆进行第二次光刻工艺，在所述晶圆的表面上形成第二刻蚀掩膜；
对所述晶圆进行第二次干法或湿法刻蚀，在所述第一阶梯平台的表面上分别形成第二阶梯镂空结构和第二阶梯面；
所述第一阶梯面高于所述第二阶梯面。
可选的，在所述的隔离封装结构的制造方法中，所述晶圆的厚度为330微米～370微米；
所述第一阶梯平台相对于所述第一阶梯面的深度为10微米～30微米，所述第二阶梯镂空结构相对于所述第一阶梯平台的深度为320微米～340微米。
可选的，在所述的隔离封装结构的制造方法中，所述转接板通过下列步骤制作：
衬底附连至载具上；
在所述衬底上形成TSV孔；
在所述衬底第一表面形成钝化层和布线层，并在所述布线层上生长金属凸块，所述布线层与所述TSV孔电性连接；
包覆所述衬底，去掉所述载具，减薄所述衬底的第二表面暴露出所述TSV孔，在所述第二表面上形成钝化层和再布线层，所述再布线层与所述TSV孔电性连接；
减薄所述第一表面以暴露出所述布线层上的金属凸块，在暴露出的金属凸块上生长焊球凸点。
可选的，在所述的隔离封装结构的制造方法中，将芯片贴装至转接板上，在所述转接板上附连金属连接线包括：
所述芯片的背面正对所述转接板；
进行金属丝键合工艺，在所述芯片与所述再布线层之间形成金属连接线，和/或
进行直拉金属丝工艺，在所述芯片与所述第一再分布线层之间形成金属连接线，和/或
进行直拉金属丝工艺，在所述再布线层与所述第一再分布线层之间形成金属连接线。
可选的，在所述的隔离封装结构的制造方法中，将所述晶圆附连至所述转接板上包括：
利用低温键合材料或导电粘接胶将所述晶圆与所述转接板粘接；
所述低温键合材料或导电粘接胶包括Sn焊料、Sn3.5Ag焊料、SnAgCu焊料、In焊料及银浆粘接胶。
可选的，在所述的隔离封装结构的制造方法中，在所述阶梯孔结构的内部填充绝缘材料后对所述晶圆的表面进行研磨包括：
在所述晶圆表面涂覆热固化型高分子聚合物溶液，利用真空处理工艺使所述第一阶梯面、所述第二阶梯镂空结构、所述第二阶梯面与所述芯片及所述转接板之间的空间被完全填满，对所述热固化型高分子聚合物溶液进行热固化处理，形成高分子聚合物层；
通过对所述晶圆表面的高分子聚合物层进行机械研磨或化学机械抛光工艺，去除所述晶圆表面多余的高分子聚合物层，直至所述金属屏蔽层及所述金属连接线暴露出来。
可选的，在所述的隔离封装结构的制造方法中，所述高分子聚合物层是围绕在所述芯片和所述金属连接线四周的绝缘材料，所述金属屏蔽层是围绕在所述高分子聚合物层四周的整圈的屏蔽层。
可选的，在所述的隔离封装结构的制造方法中，在所述晶圆的表面形成第一再分布线层包括：
采用光刻工艺、电镀工艺、湿法腐蚀工艺或物理气相沉积工艺在所述高分子聚合物层上沉积形成介质层，并对所述介质层进行刻蚀形成图形化的第一介质层；
采用化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺于所述第一介质层表面形成金属层，并对所述金属层进行刻蚀形成图形化的第一再分布线层；
使所述第一再分布线层将所述金属屏蔽层及所述金属连接线的电性导出。
本发明还提供一种隔离封装结构，所述隔离封装结构包括：
具有阶梯孔结构的晶圆，所述阶梯孔结构具有多个侧壁高度不同的孔结构；
金属屏蔽层，所述金属屏蔽层覆盖所述阶梯孔结构的侧壁和表面；
与所述晶圆附连的转接板，所述转接板上贴装有一个或多个芯片，所述转接板上附连有一个或多个金属连接线，每个所述金属连接线至少与一个所述芯片电性连接；
所述芯片及所述金属连接线位于所述阶梯孔结构和所述转接板之间；
绝缘材料，所述绝缘材料充满所述阶梯孔结构内部，并围绕在所述芯片和所述金属连接线四周；
第一再分布线层，覆盖所述阶梯孔结构的底部，所述第一再分布线层将至少一个所述金属连接线的电性引出。
本发明提供了一种适应多芯片***，特别是射频或微波多芯片***晶圆级封装结构及其制造方法，在本发明提供的隔离封装结构及其制造方法中，通过在晶圆上形成阶梯孔结构，并在阶梯孔结构上形成金属屏蔽层，使芯片及金属连接线容置于阶梯孔结构的内部，并在阶梯孔结构的内部填充绝缘材料，实现了多芯片之间的隔离，可用于射频及微波等高频高速类芯片的封装，分隔相邻的芯片的阶梯孔结构采用了金属屏蔽层和绝缘材料的组合结构，通过金属屏蔽层有效反射芯片工作时产生的电磁波，并配合绝缘材料对电磁波的吸收作用，能对相邻的芯片起到更好的隔离屏蔽作用，提高了屏蔽效能，整个封装的体积小巧，封装的加工工艺性和生产效率高；进一步的，通过每个金属连接线至少与一个芯片电性连接，对晶圆的表面进行研磨后暴露出金属连接线，第一再分布线层将金属连接线的电性引出，实现了第一再分布线层将各个芯片的电性引出，相邻腔体间可以根据需要，提供CPW-带状线-CPW过渡“穿墙互连”结构，可用于相邻射频或微波芯片片间短间距互连。
进一步的，本发明通过进行金属丝键合工艺，在芯片与再布线层之间形成金属连接线，和/或进行直拉金属丝工艺，在芯片与第一再分布线层之间形成金属连接线，和/或进行直拉金属丝工艺，在再布线层与第一再分布线层之间形成金属连接线，实现了多种灵活的金属连接线制作工艺，例如采用金属丝键合芯片或再布线层后进行直拉工艺，直拉后截断至特定长度，后续与第一再分布线层通过RDL工艺连接，形成的金属丝结构用以代替传统TSV，不但适合更多的TSV应用场合，还具有成本较低、插损小等优点。另外，还实现了灵活多样的连接方式，例如在芯片与再布线层之间连接，在芯片与第一再分布线层之间连接，或再布线层与第一再分布线层之间连接，不同的连接方式可以使整个隔离封装结构应用方式更加广泛。
更进一步的，直拉形成的金属连接线、作为聚合物填充料的高分子聚合物层以及金属屏蔽层共同构成类同轴垂直互连结构，最***的金属屏蔽层对电磁波进行屏蔽，中间夹层的高分子聚合物层对电流进行绝缘，最中心的金属连接线引出芯片的电性，本结构具有屏蔽效能好，成本低、插损小等优点。
附图说明
图1是本发明一实施例隔离封装结构示意图；
图2～6是本发明另一实施例隔离封装结构的制造方法中阶梯孔结构工艺流程示意图；
图7是本发明另一实施例隔离封装结构的制造方法形成的转接板结构示意图；
图8(a)～(b)是本发明另一实施例隔离封装结构的制造方法芯片贴装及金属连接线附连工艺示意图；
图9是本发明另一实施例隔离封装结构的制造方法晶圆与转接板焊接示意图；
图10～11是本发明另一实施例隔离封装结构的制造方法绝缘材料制作工艺示意图；
图12～13是本发明另一实施例隔离封装结构的制造方法第一再分布线层制作工艺示意图；
图中所示：10-晶圆；11-第一刻蚀掩膜；12-第二刻蚀掩膜；13-第一阶梯平台；14-第二阶梯镂空结构；15-第一阶梯面；16-第二阶梯面；20-金属屏蔽层；30-转接板；31-衬底；32-TSV孔；33-钝化层；34-布线层；35-焊球凸点；36-金属凸块；37-再布线层；40-芯片；50-金属连接线；51-键合金属丝；52-直拉金属丝；60-绝缘材料；70-第一再分布线层；71-第一介质层；72-金属屏蔽上盖；73-金属凸块；74-焊球凸点；80-低温键合材料或导电粘接胶。
具体实施方式
以下结合附图和具体实施例对本发明提出的隔离封装结构及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供一种隔离封装结构及其制造方法，以解决现有的射频或微波多芯片***的TSV结构成本高的问题。
本发明列举了多个现有技术，如下：
CN103094258A，提供一种气腔封装及其制造方法，该气腔型封装包括：晶板和屏蔽盖，屏蔽盖固定扣设在基板上、并与基板围成容置空腔，屏蔽盖上还设置有至少一个筋板，至少一个筋板将容置空腔分隔成互不相通的至少两个分腔体；筋板包括沿筋板厚度方向平行设置的金属隔离层和塑料基体层组成，所述塑料基体层在所述金属隔离层上的正投影落在所述金属隔离层的边缘轮廓之内，或者，所述塑料基体层在所述金属隔离层上的正投影与所述金属隔离层的边缘轮廓重合。该专利采用有机基板工艺，无法实现PoP(Package-On-Package)。
CN105448899A，提供一种半导体封装件及其方法。，该封装件包括：表面具有多个半导体元件的基板、覆盖于该基板与各该半导体元件上的封装胶体、以及形成于该封装胶体的外露表面上的金属层，该封装胶体具有第一沟槽以划分多个封装单元，令每一个封装单元具有一个半导体元件，且该金属层沿该第一沟槽的壁面布设，以于对应该第一沟槽处形成具有金属表面的第二沟槽，使每一封装单元之间形成多层隔离结构，如金属层与空气层，以实现各该封装单元间的屏蔽。但由于该专利采用有机基板工艺，无法实现PoP(Package-On-Package)。
CN105439073A提出一种MEMS芯片封装结构及晶圆级封装方法。该封装结构包括MEMS芯片，MEMS芯片功能面上有微凸点连接部和密封圈连接部，微凸点连接部与MEMS芯片的焊垫电性相连；盖板，其第一表面制作有微凸点与密封圈，该盖板通过微凸点及密封圈与MEMS芯片对应位置的微凸点连接部及密封圈连接部键合，键合密封圈环绕MEMS芯片的功能区，且密封圈外边缘延伸到MEMS芯片的边缘，并与MEMS边缘有第一距离，微凸点内嵌在密封圈中，并与密封圈之间有一隔离间隙。但该专利适应MEMS应用，对多芯片***应用中的片间隔离、相邻芯片片间“穿墙互连”结构、PoP应用等均不适用。
为克服上述现有技术的技术缺陷，本发明提供了一种隔离封装结构及其制造方法，所述隔离封装结构的制造方法包括：在晶圆上形成阶梯孔结构，所述阶梯孔结构具有多个侧壁高度不同的孔结构；对所述阶梯孔结构的侧壁和表面进行金属化工艺，形成金属屏蔽层；将一个或多个芯片贴装至转接板上，在所述转接板上附连一个或多个金属连接线，每个所述金属连接线至少与一个所述芯片电性连接；将所述晶圆附连至所述转接板上，使所述芯片及所述金属连接线容置于所述阶梯孔结构的内部；在所述阶梯孔结构的内部填充绝缘材料；对所述晶圆的表面进行研磨直至暴露出至少一个所述金属连接线；在所述晶圆的表面形成第一再分布线层，所述第一再分布线层将至少一个所述金属连接线的电性引出。
<实施例一>
本实施例提供了一种隔离封装结构，如图1所示，所述隔离封装结构包括：具有阶梯孔结构的晶圆10，所述阶梯孔结构具有多个侧壁高度不同的孔结构；金属屏蔽层20，所述金属屏蔽层20覆盖所述阶梯孔结构的侧壁和表面；与所述晶圆10附连的转接板30，所述转接板30上贴装有一个或多个芯片40，所述转接板30上附连有一个或多个金属连接线50(如图1所示，所述金属连接线50包括键合金属丝51及直拉金属丝52)，每个所述金属连接线50至少与一个所述芯片40电性连接；所述芯片40及所述金属连接线50位于所述阶梯孔结构和所述转接板30之间；绝缘材料60，所述绝缘材料60充满所述阶梯孔结构内部，并围绕在所述芯片40和所述金属连接线50四周；第一再分布线层70，覆盖所述阶梯孔结构的底部，所述第一再分布线层70将至少一个所述金属连接线50的电性引出。
本发明提供了一种适应多芯片***，特别是射频或微波多芯片***晶圆级封装结构及其制造方法，在本发明提供的隔离封装结构及其制造方法中，通过在晶圆10上形成阶梯孔结构，并在阶梯孔结构上形成金属屏蔽层20，使芯片40及金属连接线50容置于阶梯孔结构的内部，并在阶梯孔结构的内部填充绝缘材料60，实现了多芯片40之间的隔离，可用于射频及微波等高频高速类芯片的封装，分隔相邻的芯片40的阶梯孔结构采用了金属屏蔽层20和绝缘材料60的组合结构，通过金属屏蔽层20有效反射芯片40工作时产生的电磁波，并配合绝缘材料60对电磁波的吸收作用，能对相邻的芯片40起到更好的隔离屏蔽作用，提高了屏蔽效能，整个封装的体积小巧，封装的加工工艺性和生产效率高；进一步的，通过每个金属连接线50至少与一个芯片40电性连接，对晶圆10的表面进行研磨后暴露出金属连接线50，第一再分布线层70将金属连接线50的电性引出，实现了第一再分布线层70将各个芯片40的电性引出，相邻腔体间可以根据需要，提供CPW-带状线-CPW“穿墙互连”结构，可用于相邻射频或微波芯片40片间短间距互连。CPW-带状线-CPW穿墙互连结构，实际上是由在转接板30上制备完成的CPW线(依次连接的焊球凸点35、金属凸块36、布线层34、TSV孔32、再布线层37共同组成)过渡到带状线，再过渡到转接板上的CPW线。其中，带状线结构，是由转接板上的钝化层33、再布线层37、绝缘材料60、金属屏蔽层20共同构成的，这也是为什么必须有阶梯型孔的原因。
具体的，如图5所示，所述阶梯孔结构包括第二阶梯镂空结构14、第二阶梯面16和所述第一阶梯面15，虽然在图5所示的实施例中仅示出了两个第二阶梯面16及三个第二阶梯镂空结构14，然而本领域的技术人员应该理解，本发明的保护范围不限于此，可以包括更多或更少的第二阶梯面16及第二阶梯镂空结构14。所述第一阶梯面15高于所述第二阶梯面16，举例说明，第一阶梯面15形成一平台高度较高的环绕结构，将第二阶梯镂空结构14及第二阶梯面16围在中间，第二阶梯面16的剖面是一柱状结构，与第二阶梯镂空结构14形成高度上的对比。晶圆10倒扣在转接板30上，每个芯片40容置于一个第二阶梯镂空结构14中，第二阶梯面16的剖面柱状结构将多个芯片40间隔开来。虽然在图1所示的实施例中仅示出了两个芯片，然而本领域的技术人员应该理解，本发明的保护范围不限于此，可以包括更多或更少的芯片。
进一步的，CMOS IC裸芯片厚度范围在50-300um，而射频MMIC(如GaAs芯片)裸芯片厚度一般为100um。键合金丝拱高10-30um。裸芯片与转接板之间的粘接层(焊接层)厚度预计5-10um。因此，粘接芯片位置处的镂空高度约115-350um。从适应范围最广的角度出发，所述晶圆的厚度为330微米～370微米；所述第一阶梯平台相对于所述第一阶梯面的深度为10微米～30微米，所述第二阶梯镂空结构相对于所述第一阶梯平台的深度为320微米～340微米。
如图7所示，转接板30包括衬底31、贯穿所述衬底31的TSV孔32、所述衬底31第一表面上的钝化层33和布线层34、从所述布线层34上突起的金属凸块35、金属凸块35上的焊球凸点36，所述衬底31第二表面上的钝化层33和再布线层37，其中，所述布线层34与所述TSV孔32电性连接；所述再布线层37与所述TSV孔32电性连接。
虽然在图1所示的实施例中仅示出了多个焊球凸点36、金属凸块35和TSV孔32，然而本领域的技术人员应该理解，本发明的保护范围不限于此，可以包括更多或更少的焊球凸点36、金属凸块35和TSV孔32。芯片40的导电焊盘焊接至再布线层37，通过TSV孔32、布线层34、金属凸块35及焊球凸点36将电性引出，进而与外部电路形成电连接。
另外，芯片40与转接板30之间通过低温键合材料或导电粘接胶80贴装，晶圆10与转接板30之间通过低温键合材料或导电粘接胶80键合。绝缘材料为热固化型高分子聚合物，所述第一阶梯面15、所述第二阶梯镂空结构14、所述第二阶梯面16与所述芯片40及所述转接板30之间的空间被完全填满。
具体的，如图12～13所示，第一再分布线层70下方具有金属屏蔽上盖72，金属屏蔽上盖72覆盖了金属屏蔽层20、晶圆10、金属连接线50(直拉金属丝52)、芯片40以及大部分的绝缘材料60，仅仅露出一小部分绝缘材料，金属屏蔽上盖72与金属屏蔽层20电性连接，作为金属屏蔽层的一部分，发挥隔离电磁波的作用，金属屏蔽上盖72与直拉金属丝52电性连接，将芯片40的电性引出，连接至第一再分布线层70。所述第一再分布线层70还包括第一介质层71，所述第一再分布线层70电连接金属凸块73、焊球凸点74，即芯片40的电性通过直拉金属丝52、金属屏蔽上盖72、第一再分布线层70、金属凸块73及焊球凸点74引出，或通过键合金属丝51、再布线层37、直拉金属丝52、金属屏蔽上盖72、第一再分布线层70、金属凸块73及焊球凸点74引出。
综上，上述实施例对隔离封装结构的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。
<实施例二>
本实施例提供一种隔离封装结构的制造方法，如图2～13所示，所述隔离封装结构的制造方法包括：在晶圆10上形成阶梯孔结构，所述阶梯孔结构具有多个侧壁高度不同的孔结构；对所述阶梯孔结构的侧壁和表面进行金属化工艺，形成金属屏蔽层20；将一个或多个芯片40贴装至转接板30上，在所述转接板30上附连一个或多个金属连接线50(如图8(a)～(b)所示，所述金属连接线50包括键合金属丝51及直拉金属丝52)，每个所述金属连接线50至少与一个所述芯片40电性连接；将所述晶圆10附连至所述转接板30上，使所述芯片40及所述金属连接线50容置于所述阶梯孔结构的内部；在所述阶梯孔结构的内部填充绝缘材料60；对所述晶圆10的表面进行研磨直至暴露出至少一个所述金属连接线50；在所述晶圆10的表面形成第一再分布线层70，所述第一再分布线层70将至少一个所述金属连接线50的电性引出。
具体的，在所述的隔离封装结构的制造方法中，如图2～6所示，所述在晶圆10上形成阶梯孔结构包括：对所述晶圆10进行第一次光刻工艺，在所述晶圆10的表面上形成第一刻蚀掩膜11；对所述晶圆10进行第一次干法或湿法刻蚀，在所述晶圆10的表面上形成第一阶梯平台13，所述第一刻蚀掩膜11覆盖处形成第一阶梯面15；去除所述第一刻蚀掩膜11，对所述晶圆10进行第二次光刻工艺，在所述晶圆10的表面上形成第二刻蚀掩膜12；对所述晶圆10进行第二次干法或湿法刻蚀，去除所述第二刻蚀掩膜12，在所述第一阶梯平台13的表面上分别形成第二阶梯镂空结构14和第二阶梯面16，第一阶梯面15不变；所述第一阶梯面15高于所述第二阶梯面16。其中，在所述的隔离封装结构的制造方法中，所述晶圆10的厚度为330微米～370微米；所述第一阶梯平台相对于所述第一阶梯面的深度为10微米～30微米，所述第二阶梯镂空结构相对于所述第一阶梯平台的深度为320微米～340微米，所述第二阶梯镂空结构14完全贯通晶圆10。
进一步的，在所述的隔离封装结构的制造方法中，所述转接板30通过下列步骤制作：衬底31附连至载具上；在所述衬底31上形成TSV孔32；在所述衬底31第一表面形成钝化层33和布线层，并在所述布线层34上生长金属凸块36，所述布线层34与所述TSV孔32电性连接；包覆所述衬底31，去掉所述载具，减薄所述衬底31的第二表面暴露出所述TSV孔32，在所述第二表面上形成钝化层33和再布线层37，所述再布线层37与所述TSV孔32电性连接；减薄所述第一表面以暴露出所述布线层34上的金属凸块36，在暴露出的金属凸块36上生长焊球凸点35，最终形成如图7所示的结构。
如图8(a)～(b)所示，在所述的隔离封装结构的制造方法中，将芯片40贴装至转接板30上，在所述转接板30上附连金属连接线50包括：所述芯片40的背面正对所述转接板30；进行金属丝键合工艺，在所述芯片40与所述再布线层37之间形成金属连接线50，即键合金属丝51，和/或进行直拉金属丝工艺，在所述芯片40与所述第一再分布线层70之间形成金属连接线50，即较短的直拉金属丝52(如图8(b)中所示的结构，图9、图10、图12与图13未示出不影响本实施例技术人员根据上述实施例得出相应的技术方案，其中芯片40与直拉金属丝52之间还具有一金属层用于电性连接芯片40与直拉金属丝52)，和/或进行直拉金属丝工艺，在所述再布线层37与所述第一再分布线层70之间形成金属连接线50，即较长的直拉金属丝52。
如图9所示，在所述的隔离封装结构的制造方法中，将所述晶圆10附连至所述转接板30上包括：利用低温键合材料或导电粘接胶80将所述晶圆10与所述转接板30粘接；所述低温键合材料或导电粘接胶80包括Sn焊料(对于Sn焊料，目前面世的产品种类繁多，基本上主体还是Sn，焊料中会增加各种添加元素，如Ag、Cu、Bi、Pb等)、Sn3.5Ag焊料、SnAgCu焊料、In焊料及银浆粘接胶。
如图10所示，在所述的隔离封装结构的制造方法中，在所述阶梯孔结构的内部填充绝缘材料60后对所述晶圆10的表面进行研磨包括：在所述晶圆10表面涂覆热固化型高分子聚合物溶液，利用真空处理工艺使所述第一阶梯面15、所述第二阶梯镂空结构14、所述第二阶梯面16与所述芯片40及所述转接板30之间的空间被完全填满，对所述热固化型高分子聚合物溶液进行热固化处理，形成高分子聚合物层；如图11所示，通过对所述晶圆10表面的高分子聚合物层进行机械研磨或化学机械抛光工艺，去除所述晶圆10表面多余的高分子聚合物层，直至所述金属屏蔽层20及所述金属连接线50(即直拉金属丝52，包括芯片40与所述第一再分布线层70之间较短的直拉金属丝52，以及再布线层37与所述第一再分布线层70之间较长的直拉金属丝52)暴露出来。在所述的隔离封装结构的制造方法中，所述高分子聚合物层是围绕在所述芯片40和所述金属连接线50四周的绝缘材料60，所述金属屏蔽层20是围绕在所述高分子聚合物层四周的整圈的屏蔽层。
如图12～13所示，在所述的隔离封装结构的制造方法中，在所述晶圆10的表面形成第一再分布线层70包括：采用化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺于所述金属屏蔽层20、晶圆10、金属连接线50以及大部分的绝缘材料60上表面形成金属屏蔽上盖72，仅仅露出一小部分绝缘材料，金属屏蔽上盖72与金属屏蔽层20电性连接，作为金属屏蔽层的一部分，发挥隔离电磁波的作用，金属屏蔽上盖72与直拉金属丝52电性连接，将芯片40的电性引出；采用光刻工艺、电镀工艺、湿法腐蚀工艺或物理气相沉积工艺在所述金属屏蔽上盖72上沉积形成介质层，并对所述介质层进行刻蚀形成图形化的第一介质层71；采用化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺于所述第一介质层71表面形成金属层，并对所述金属层进行刻蚀形成图形化的第一再分布线层70；在所述第一再分布线层70上形成金属凸块73和焊球凸点74，使所述第一再分布线层70将所述金属屏蔽层20及所述金属连接线50的电性导出。划片得到单个器件模组。
进一步的，本发明通过进行金属丝键合工艺，在芯片40与再布线层37之间形成金属连接线50，和/或进行直拉金属丝工艺，在芯片40与第一再分布线层70之间形成金属连接线50，和/或进行直拉金属丝工艺，在再布线层37与第一再分布线层70之间形成金属连接线50，实现了多种灵活的金属连接线50制作工艺，例如采用金属丝键合芯片40或再布线层37后进行直拉工艺，直拉后截断至特定长度，后续与第一再分布线层70通过RDL工艺连接，形成的金属丝结构用以代替传统TSV，不但适合更多的TSV应用场合，还具有成本较低、插损小等优点。另外，还实现了灵活多样的连接方式，例如在芯片40与再布线层37之间连接，在芯片40与第一再分布线层70之间连接，或再布线层37与第一再分布线层70之间连接，不同的连接方式可以使整个隔离封装结构应用方式更加广泛。
更进一步的，直拉形成的金属连接线50、作为聚合物填充料的高分子聚合物层以及金属屏蔽层20共同构成类同轴垂直互连结构，最***的金属屏蔽层20对电磁波进行屏蔽，中间夹层的高分子聚合物层对电流进行绝缘，最中心的金属连接线50引出芯片40的电性，本结构具有屏蔽效能好，成本低、插损小等优点。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的***而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种隔离封装结构的制造方法，其特征在于，所述隔离封装结构的制造方法包括：
在晶圆上形成阶梯孔结构，所述阶梯孔结构具有多个侧壁高度不同的孔结构；
对所述阶梯孔结构的侧壁和表面进行金属化工艺，形成金属屏蔽层；
将一个或多个芯片贴装至转接板上，在所述转接板上附连一个或多个金属连接线，每个所述金属连接线至少与一个所述芯片电性连接；
将所述晶圆附连至所述转接板上，使所述芯片及所述金属连接线容置于所述阶梯孔结构的内部；
在所述阶梯孔结构的内部填充绝缘材料；
对所述晶圆的表面进行研磨直至暴露出至少一个所述金属连接线；
在所述晶圆的表面形成第一再分布线层，所述第一再分布线层将至少一个所述金属连接线的电性引出。
2.如权利要求1所述的隔离封装结构的制造方法，其特征在于，所述在晶圆上形成阶梯孔结构包括：
对所述晶圆进行第一次光刻工艺，在所述晶圆的表面上形成第一刻蚀掩膜；
对所述晶圆进行第一次干法或湿法刻蚀，在所述晶圆的表面上形成第一阶梯平台，所述第一刻蚀掩膜覆盖处形成第一阶梯面；
对所述晶圆进行第二次光刻工艺，在所述晶圆的表面上形成第二刻蚀掩膜；
对所述晶圆进行第二次干法或湿法刻蚀，在所述第一阶梯平台的表面上分别形成第二阶梯镂空结构和第二阶梯面；
所述第一阶梯面高于所述第二阶梯面。
3.如权利要求2所述的隔离封装结构的制造方法，其特征在于，所述晶圆的厚度为330微米～370微米；
所述第一阶梯平台相对于所述第一阶梯面的深度为10微米～30微米，所述第二阶梯镂空结构相对于所述第一阶梯平台的深度为320微米～340微米。
4.如权利要求1所述的隔离封装结构的制造方法，其特征在于，所述转接板通过下列步骤制作：
衬底附连至载具上；
在所述衬底上形成TSV孔；
在所述衬底第一表面形成钝化层和布线层，并在所述布线层上生长金属凸块，所述布线层与所述TSV孔电性连接；
包覆所述衬底，去掉所述载具，减薄所述衬底的第二表面暴露出所述TSV孔，在所述第二表面上形成钝化层和再布线层，所述再布线层与所述TSV孔电性连接；
减薄所述第一表面以暴露出所述布线层上的金属凸块，在暴露出的金属凸块上生长焊球凸点。
5.如权利要求4所述的隔离封装结构的制造方法，其特征在于，将芯片贴装至转接板上，在所述转接板上附连金属连接线包括：
所述芯片的背面正对所述转接板；
进行金属丝键合工艺，在所述芯片与所述再布线层之间形成金属连接线，和/或
进行直拉金属丝工艺，在所述芯片与所述第一再分布线层之间形成金属连接线，和/或
进行直拉金属丝工艺，在所述再布线层与所述第一再分布线层之间形成金属连接线。
6.如权利要求1所述的隔离封装结构的制造方法，其特征在于，将所述晶圆附连至所述转接板上包括：
利用低温键合材料或导电粘接胶将所述晶圆与所述转接板粘接；
所述低温键合材料或导电粘接胶包括Sn焊料、Sn3.5Ag焊料、SnAgCu焊料、In焊料及银浆粘接胶。
7.如权利要求2所述的隔离封装结构的制造方法，其特征在于，在所述阶梯孔结构的内部填充绝缘材料后对所述晶圆的表面进行研磨包括：
在所述晶圆表面涂覆热固化型高分子聚合物溶液，利用真空处理工艺使所述第一阶梯面、所述第二阶梯镂空结构、所述第二阶梯面与所述芯片及所述转接板之间的空间被完全填满，对所述热固化型高分子聚合物溶液进行热固化处理，形成高分子聚合物层；
通过对所述晶圆表面的高分子聚合物层进行机械研磨或化学机械抛光工艺，去除所述晶圆表面多余的高分子聚合物层，直至所述金属屏蔽层及所述金属连接线暴露出来。
8.如权利要求7所述的隔离封装结构的制造方法，其特征在于，所述高分子聚合物层是围绕在所述芯片和所述金属连接线四周的绝缘材料，所述金属屏蔽层是围绕在所述高分子聚合物层四周的整圈的屏蔽层。
9.如权利要求7所述的隔离封装结构的制造方法，其特征在于，在所述晶圆的表面形成第一再分布线层包括：
采用光刻工艺、电镀工艺、湿法腐蚀工艺或物理气相沉积工艺在所述高分子聚合物层上沉积形成介质层，并对所述介质层进行刻蚀形成图形化的第一介质层；
采用化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺于所述第一介质层表面形成金属层，并对所述金属层进行刻蚀形成图形化的第一再分布线层；
使所述第一再分布线层将所述金属屏蔽层及所述金属连接线的电性导出。
10.一种隔离封装结构，其特征在于，所述隔离封装结构包括：
具有阶梯孔结构的晶圆，所述阶梯孔结构具有多个侧壁高度不同的孔结构；
金属屏蔽层，所述金属屏蔽层覆盖所述阶梯孔结构的侧壁和表面；
与所述晶圆附连的转接板，所述转接板上贴装有一个或多个芯片，所述转接板上附连有一个或多个金属连接线，每个所述金属连接线至少与一个所述芯片电性连接；
所述芯片及所述金属连接线位于所述阶梯孔结构和所述转接板之间；
绝缘材料，所述绝缘材料充满所述阶梯孔结构内部，并围绕在所述芯片和所述金属连接线四周；
第一再分布线层，覆盖所述阶梯孔结构的底部，所述第一再分布线层将至少一个所述金属连接线的电性引出。
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Publication number Priority date Publication date Assignee Title
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
JP6107998B1 (ja) * 2016-03-23 2017-04-05 Tdk株式会社 電子回路パッケージ
US20180374798A1 (en) * 2017-06-24 2018-12-27 Amkor Technology, Inc. Semiconductor device having emi shielding structure and related methods
KR102138012B1 (ko) * 2018-08-28 2020-07-27 삼성전자주식회사 팬-아웃 반도체 패키지
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