CN111459873A - 标准化小型化的并行数字信号处理***及在雷达中的运用 - Google Patents
标准化小型化的并行数字信号处理***及在雷达中的运用 Download PDFInfo
- Publication number
- CN111459873A CN111459873A CN202010269041.6A CN202010269041A CN111459873A CN 111459873 A CN111459873 A CN 111459873A CN 202010269041 A CN202010269041 A CN 202010269041A CN 111459873 A CN111459873 A CN 111459873A
- Authority
- CN
- China
- Prior art keywords
- node module
- data
- digital signal
- preprocessing
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims abstract description 72
- 238000007781 pre-processing Methods 0.000 claims abstract description 50
- 238000004364 calculation method Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 10
- 238000004891 communication Methods 0.000 claims description 9
- 239000000872 buffer Substances 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims description 2
- 238000012827 research and development Methods 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 12
- 238000013461 design Methods 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011160 research Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000013075 data extraction Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 101000798707 Homo sapiens Transmembrane protease serine 13 Proteins 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 102100032467 Transmembrane protease serine 13 Human genes 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 238000013079 data visualisation Methods 0.000 description 1
- 238000002592 echocardiography Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012946 outsourcing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17306—Intercommunication techniques
- G06F15/17318—Parallel communications techniques, e.g. gather, scatter, reduce, roadcast, multicast, all to all
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
本发明提出一种标准化小型化的并行数字信号处理***，该***包括：信号采集节点模块、预处理节点模块、计算节点模块、主控节点模块、数据交换节点模块、显控节点模块；所述信号采集节点模块接收传感器的模拟信号并转换成数字信号；预处理节点模块并行接收信号采集节点模块的多路数字信号；计算节点模块接收经过预处理节点模块预处理后的数字信号数据；主控节点模块接收计算节点模块的数字信号数据；数据交换节点模块与预处理节点模块、计算节点模块、主控节点模块连接；显控节点模块通过以太网与数据节点模块连接。本发明既减少硬件元器件数目，降低印制板电路复杂度，同时以软件模块集成为核心思路，改善产品研发成本和***稳定性。
Description
技术领域
本发明属于雷达技术领域，尤其涉及一种小型化的标准化小型化的并行数字信号处理***及在雷达中的运用。
背景技术
自上世纪90年代以来，标准化小型化的并行数字信号处理***一直是各大科研院所的技术研究热点、难点，由于其具有并行、实时的数字信号处理特点，目前已经广泛应用于高端工业、武器装备、航空航天等关键领域，如脉冲多普勒雷达信号处理机、合成孔径雷达、4/5G通信基站、声音导航与测距设备等。
常见的标准化小型化的并行数字信号处理***一般由FPGA信号采集阵列+DSP计算阵列组成，其中FPGA信号采集阵列完成高频模拟信号到数字信号的采样，DSP计算阵列完成数字信号处理算法。为了满足客户的多种多样的技术需求及应用场景，标准化小型化的并行数字信号处理***一般对安装环境、实时性和可靠性要求极严，但实际产品受限于各类电磁环境干扰、电子器件稳定性和老化等因素，因此必须从设计上有力保证技术可靠性。
在标准化小型化的并行数字信号处理***中，由ADC、FPGA、DSP、ARM、PC等等多种用途的功能芯片设计组成，这是一种非常典型的异构并行计算***。一般而言，不同的芯片体系结构的软件设计均有较大或明显差异，需要有不同专业的设计人员分工协作，因此，异构并行计算***涉及的软件研制种类多、科研管理复杂、***硬件成本高、项目研发周期长。如果没有相应的总体技术规范、软硬件协同设计，那么项目会因团队管理、技术交流、项目沟通、硬件成本、人力成本等等陷入困境，不仅仅影响项目的团队效率、总体研制进度，而且无法控制住产品的综合研发成本。
因此，现有技术需要改进。
发明内容
为解决上述技术问题，本发明提出了一种标准化小型化的并行数字信号处理***。
基于本发明实施例的一个方面，公开一种标准化小型化的并行数字信号处理***，包括：
信号采集节点模块、预处理节点模块、计算节点模块、主控节点模块、数据交换节点模块、显控节点模块；
所述信号采集节点模块用于接收来自传感器的模拟信号，并将模拟信号转换成数字信号后发送至预处理节点模块或计算节点模块；
所述预处理节点模块并行接收所述信号采集节点模块的多路数字信号，实时预处理数字信号数据；
所述计算节点模块通过高速数据总线接收经过预处理节点模块预处理后的数字信号数据，并对接收的数字信号数据按照设定的算法进行信号处理；
所述主控节点模块实现对计算节点模块处理后的数字信号数据进行流程控制、时序控制、状态数据控制和汇总计算节点模块的计算结果；
所述数据交换节点模块与所述预处理节点模块、计算节点模块、主控节点模块连接，用于实现各模块之间的协议数据的交换；
所述显控节点模块通过以太网与所述数据交换节点模块连接，实现相关控制命令的手动输入和数据输出。
基于本发明的上述标准化小型化的并行数字信号处理***的另一个实施例中，所述信号采集节点模块包括多片ADC芯片单元。
基于本发明的上述标准化小型化的并行数字信号处理***的另一个实施例中，所述预处理节点模块包括多片FPGA芯片，所述FPGA芯片实例化多个并行信号处理单元，所述并行信号处理单元通过并行数据总线连接信号采集节点模块，实时地完成数字信号的预处理过程。
基于本发明的上述标准化小型化的并行数字信号处理***的另一个实施例中，所述计算节点模块包括多片DSP芯片，所述DSP芯片的数量不小于所述并行信号处理单元的数量。
基于本发明的上述标准化小型化的并行数字信号处理***的另一个实施例中，所述主控节点模块包括多片DSP芯片，所述主控节点模块选用的DSP芯片数量为所述计算节点模块选用DSP芯片数量的四分之一。
基于本发明的上述标准化小型化的并行数字信号处理***的另一个实施例中，所述数据交换节点模块基于存储转发方式转发预处理节点模块、计算节点模块和主控节点模块的各类型数据；
所述数据交换节点模块包括：
端口单元构建子模块，用于构建基于目标ID的端口路由表、端口数据包接收队列、端口数据包发送队列；其中，所述端口数据包基于优先级转发和/或端口数据包流量控制；
分组交换协议格式子模块，用于规定所述协议格式的组成，规范帧通过交换机的转发时延保持不变，定义协议数据格式，支持点对点通信协议和广播通信协议；
存储转发子模块，将接收/发送的数据暂时缓存在队列中；
中央控制逻辑子模块，用于数据包首部检查，查找路由表信息，当检查到帧头中含有的目的地址时立即转发该帧，无需等待帧全部的被接收，不进行错误校验；
端口自动数据收发子模块，用于检查端口数据包接收队列、端口数据包发送队列，自动转发数据；
数据服务质量子模块，用于基于优先级转发数据包；
数据流控制子模块，用于实现对数据流的控制。
基于本发明实施例的另一个方面，公开一种标准化小型化的并行数字信号处理***在雷达中的运用，包括：
显控节点模块通过终端显示界面手动设置雷达处理机的工作模式，所述雷达处理机的工作模式包括：待机模式、自检模式、***校准模式、雷达搜索模式、雷达跟踪模式；
信号采集节点模块对雷达处理机的多路信号数据进行实时采集；
预处理节点模块完成雷达处理机的多路信号的并行数字信号预处理；
计算节点模块接收预处理节点模块的数据，在回波积累到设定条件后开始雷达后续的信号处理计算过程，所述计算节点模块采用基于数据并行的并行计算思想，每个计算节点获取全部的计算所需数据，然后独立计算完最终的计算结果；
数据交换节点模块基于存储转发原理转发预处理节点模块、计算节点模块和主控节点模块的数据；
主控节点模块收集计算节点模块的信号处理算法计算结果；
显控节点模块对目标特征数据和***状态数据进行可视化显示。
基于本发明的上述标准化小型化的并行数字信号处理***在雷达中的运用的另一个实施例中，所述信号采集节点模块采集的雷达处理机对路信号为雷达相控阵天线信号，包括：4个天线子阵通道射频信号和1路保护通道射频信号；
所述信号采集节点模块包括四块AD9684芯片，每块AD9684负责将一路或两路雷达接收机的射频信号转换为数字信号；
所述信号采集节点模块输出五路300MHz的中频信号。
基于本发明的上述标准化小型化的并行数字信号处理***在雷达中的运用的另一个实施例中，所述预处理节点模块完成雷达处理机的多路信号的并行数字信号预处理包括：
一个FPGA芯片实现实例化5个并行信号处理单元；
FPGA芯片通过并行数据总线连接信号采集节点模块的5路数字信号；
对接收的300MHz中频信号进行数字下变频、数据抽取、距离维脉冲压缩处理；
将完成预处理的300MHz中频信号数据按顺序分发发给计算节点模块。
基于本发明的上述标准化小型化的并行数字信号处理***在雷达中的运用的另一个实施例中，所述数据交换节点模块基于存储转发原理转发预处理节点模块、计算节点模块和主控节点模块的数据包括：
构建端口属性，构建基于目标ID的端口路由表、端口数据包接收队列、端口数据包发送队列；
设置分组交换协议格式，设置协议格式由首部和载荷组成、设置帧通过交换机的转发时延；
设置存储转发技术工作方式，将接收发送的数据暂时先缓存在队列中；
设置中央控制逻辑单元工作方式，实现首部检查、查找路由表信息、当检查到帧头中含有的目的地址就立即转发该帧，无需等待帧全部被接收，不进行错误校验；
设置端口自动数据收发方式，检查端口数据包接收队列、端口数据包发送队列，自动开始数据的转发功能；
设置基于策略的服务质量技术，数据包基于优先级转发技术；
设置数据流控技术。
采用本发明的标准化小型化的并行数字信号处理***基于数据并行的并行处理思路，提出标准信号处理机模块化设计的概念模型，既减少硬件器件数量、产品研发成本，同时为设备产品的小型化、微型化做好技术储备，可以逐步实现产品的研制周期加速，采用简洁的硬件设计方案，降低了硬件设计上错误的可能性。
附图说明
图1为本发明提出的标准化小型化的并行数字信号处理***的结构示意图。
图2为本发明提出的运用标准化小型化的并行数字信号处理***的雷达***结构示意图。
图3为本发明提出的运用标准化小型化的并行数字信号处理***的数据交换节点模块的结构示意图。
图4为本发明提出的标准化小型化的并行数字信号处理***在雷达***中的运用的流程图
图中，1信号采集节点模块、2预处理节点模块、3计算节点模块、4主控节点模块、5数据交换节点模块、6显控节点模块。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图和实施例对本发明提供的一种标准化小型化的并行数字信号处理***进行更详细地说明。
图1为本发明提出的标准化小型化的并行数字信号处理***的结构示意图，如图1所示，所述标准化小型化的并行数字信号处理***：
信号采集节点模块1、预处理节点模块2、计算节点模块3、主控节点模块4、数据交换节点模块5、显控节点模块6；
所述信号采集节点模块1用于接收来自传感器的模拟信号，并将模拟信号转换成数字信号后发送至预处理节点模块2或计算节点模块3；
所述预处理节点模块2并行接收所述信号采集节点模块1的多路数字信号，实时预处理数字信号数据；
所述计算节点模块3通过高速数据总线接收经过预处理节点模块2预处理后的数字信号数据，并对接收的数字信号数据按照设定的算法进行信号处理；
所述主控节点模块4实现对计算节点模块3处理后的数字信号数据进行流程控制、时序控制、状态数据控制和汇总计算节点模块3的计算结果；
所述数据交换节点模块5与所述预处理节点模块2、计算节点模块3、主控节点模块4连接，用于实现各模块之间的协议数据的交换；
所述显控节点模块通过以太网与所述数据交换节点模块连接，实现相关控制命令的手动输入和数据输出。
所述信号采集节点模块1包括多个ADC芯片单元，所述ADC芯片单元包括AD9684芯片。在本发明的一个具体实施例中，所述信号采集节点模块14片ADC芯片单元构成，ADC芯片单元选用Analog Devices公司AD9684，关键技术指标采样位数为14-bit,采样速率为500MSPS；
所述预处理节点模块2包括FPGA芯片，所述FPGA芯片为xc7vx485tffg1927-2芯片，所述FPGA芯片实例化多个并行信号处理单元，所述并行信号处理单元通过并行数据总线连接信号采集节点模块1，实时地完成数字信号的预处理过程。
所述计算节点模块3包括多块TMS320C6678芯片，所述TMS320C6678芯片的数量不小于所述并行信号处理单元的数量。
所述主控节点模块4包括多块TMS320C6678芯片，所述主控节点模块4选用的TMS320C6678芯片数量为所述计算节点模块3选用TMS320C6678芯片数量的四分之一。
所述数据交换节点模块5基于存储转发原理转发预处理节点模块2、计算节点模块3和主控节点模块4的各类型数据；
所述数据交换节点模块5的技术实现包括：
构建端口单元，所述端口单元的实现包括构建基于目标ID的端口路由表、端口数据包接收队列、端口数据包发送队列、端口数据包基于优先级转发技术、端口数据包流量控制技术；
构建分组交换协议格式，规定协议格式由首部和载荷的组成，规范帧通过交换机的转发时延保持不变，定义协议数据格式，支持点对点通信协议、广播通信协议；
构建存储转发技术，将接收/发送的数据暂时先缓存在队列中；
构建中央控制逻辑单元，实现首部检查，查找路由表信息，当检查到帧头中含有的目的地址立即转发该帧，无需等待帧全部的被接收，不进行错误校验；
构建端口自动数据收发，检查端口数据包接收队列、端口数据包发送队列，自动开始数据的转发功能；
构建基于策略的服务质量技术，涉及数据包基于优先级转发；
构建数据流控制技术。
本发明实施例的显著的优势有：
采用FPGA软件实现协议交换，将不再需要SRIO交换芯片，在略微牺牲SRIO带宽的情况下，显著增加了硬件方案的灵活性、简洁性；
采用更高级的软件集成方案来设计该架构，既可以实现减少硬件器件数量、产品研发成本，同时还可以为公司未来设备/产品的小型化、微型化做好技术预研和储备；关于产品成本：比如一片TSI 578芯片售价高达数千人民币，PCB Layout设计按PIN收费等等；
采用软件集成方案的***产品，更容易形成有效的迭代研发过程，减少外协单位的依赖，并可以逐步实现产品的研制周期加速；
由于减少了硬件器件设计、采购和高速印制电路板生产的不受控风险，而且简洁的硬件设计方案也从硬件源头上降低了设计错误的可能性。
显控节点模块6一般在桌面***上完成，如常见的桌面***：微软windows、Linux和风河VxWorks等等，信号处理***可以使用网线与桌面***相连接。有以下作用：
实现信号处理***的控制命令数据；
实现信号处理***的各类型输出数据；
实现信号处理***的数据可视化，如状态监视、***控制和动目标显示等人机接口技术，保证用户的产品体验性。
在一个具体的实施例中，如图2、图3所示，所述标准化小型化的并行数字信号处理***在雷达***中的运用方法，包括：
显控节点模块6通过终端显示界面手动设置雷达处理机的工作模式，所述雷达处理机的工作模式包括：待机模式、自检模式、***校准模式、雷达搜索模式、雷达跟踪模式；
信号采集节点模块1对雷达处理机的多路信号数据进行实时采集；
预处理节点模块2完成雷达处理机的多路信号的并行数字信号预处理；
计算节点模块3接收预处理节点模块2的数据，在回波积累到设定条件后开始雷达后续的信号处理计算过程，所述计算节点模块3采用基于数据并行的并行计算思想，每个计算节点获取全部的计算所需数据，然后独立计算完最终的计算结果；
数据交换节点模块5基于存储转发原理转发预处理节点模块2、计算节点模块3和主控节点模块4的数据；
主控节点模块4收集计算节点模块3的信号处理算法计算结果；
显控节点模块6对目标特征数据和***状态数据进行可视化显示。
所述信号采集节点模块1采集的雷达处理机对路信号为雷达相控阵天线信号，包括：4个天线子阵通道射频信号和1路保护通道射频信号；
所述信号采集节点模块1包括四块AD9684芯片，每块AD9684负责将一路或两路雷达接收机的射频信号转换为数字信号；
所述信号采集节点模块1输出五路300MHz的中频信号。
所述预处理节点模块2完成雷达处理机的多路信号的并行数字信号预处理包括：
一个FPGA芯片实现实例化5个并行信号处理单元；
FPGA芯片通过并行数据总线连接信号采集节点模块1的5路数字信号；
对接收的300MHz中频信号进行数字下变频、数据抽取、距离维脉冲压缩处理；
将完成预处理的300MHz中频信号数据按顺序分发发给计算节点模块3。
所述计算节点模块3对雷达后续的信号处理计算过程包括：多普勒FFT处理、杂波抑制处理、旁瓣对消处理、距离维CFAR处理、多普勒维CFAR处理、和差比幅测角处理。
所述数据交换节点模块5基于存储转发原理转发预处理节点模块2、计算节点模块3和主控节点模块4的数据包括：
构建端口属性，构建基于目标ID的端口路由表、端口数据包接收队列、端口数据包发送队列；
构建分组交换协议格式，设置协议格式由首部和载荷组成、设置帧通过交换机的转发时延；
构建存储转发技术工作方式，将接收发送的数据暂时先缓存在队列中；
构建中央控制逻辑单元工作方式，实现首部检查、查找路由表信息、当检查到帧头中含有的目的地址就立即转发该帧，无需等待帧全部被接收，不进行错误校验；
构建端口自动数据收发方式，检查端口数据包接收队列、端口数据包发送队列，自动开始数据的转发功能；
构建基于策略的服务质量技术，数据包基于优先级转发技术；
构建数据流控技术。
本发明的标准化小型化的并行数字信号处理***可应用于雷达领域，图4为本发明提出的标准化小型化的并行数字信号处理***在雷达***中的运用的流程图，如图4所示，其应用步骤包括：
10，显控节点模块6通过终端显示界面手动设置雷达处理机的工作模式，所述雷达处理机的工作模式包括：待机模式、自检模式、***校准模式、雷达搜索模式、雷达跟踪模式；
20，信号采集节点模块1对雷达处理机的多路信号数据进行实时采集；
30，预处理节点模块2完成雷达处理机的多路信号的并行数字信号预处理；
40，计算节点模块3接收预处理节点模块2的数据，在回波积累到设定条件后开始雷达后续的信号处理计算过程，所述计算节点模块3采用基于数据并行的并行计算思想，每个计算节点获取全部的计算所需数据，然后独立计算完最终的计算结果；
50，数据交换节点模块5基于存储转发原理转发预处理节点模块2、计算节点模块3和主控节点模块4的数据；
60，主控节点模块4收集计算节点模块3的信号处理算法计算结果；
70，显控节点模块6对目标特征数据和***状态数据进行可视化显示。
所述信号采集节点模块1采集的雷达处理机对路信号为雷达相控阵天线信号，包括：4个天线子阵通道射频信号和1路保护通道射频信号；
所述信号采集节点模块1包括四块AD9684芯片，每块AD9684负责将一路或两路雷达接收机的射频信号转换为数字信号；
所述信号采集节点模块1输出五路300MHz的中频信号。
所述预处理节点模块2完成雷达处理机的多路信号的并行数字信号预处理包括：
一个FPGA芯片实现实例化5个并行信号处理单元；
FPGA芯片通过并行数据总线连接信号采集节点模块1的5路数字信号；
对接收的300MHz中频信号进行数字下变频、数据抽取、距离维脉冲压缩处理；
将完成预处理的300MHz中频信号数据按顺序分发发给计算节点模块3。
所述计算节点模块3对雷达后续的信号处理计算过程包括：多普勒FFT处理、杂波抑制处理、旁瓣对消处理、距离维CFAR处理、多普勒维CFAR处理、和差比幅测角处理。
所述数据交换节点模块5基于存储转发原理转发预处理节点模块2、计算节点模块3和主控节点模块4的数据包括：
构建端口属性，构建基于目标ID的端口路由表、端口数据包接收队列、端口数据包发送队列；
设置分组交换协议格式，设置协议格式由首部和载荷组成、设置帧通过交换机的转发时延；
设置存储转发技术工作方式，将接收发送的数据暂时先缓存在队列中；
设置中央控制逻辑单元工作方式，实现首部检查、查找路由表信息、当检查到帧头中含有的目的地址就立即转发该帧，无需等待帧全部被接收，不进行错误校验；
设置端口自动数据收发方式，检查端口数据包接收队列、端口数据包发送队列，自动开始数据的转发功能；
设置基于策略的服务质量技术，数据包基于优先级转发技术；
设置数据流控技术。
对于本领域技术人员而言，显然本发明实施例不限于上述示范性实施例的细节，而且在不背离本发明实施例的精神或基本特征的情况下，能够以其他的具体形式实现本发明实施例。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明实施例的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明实施例内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。***、装置或终端权利要求中陈述的多个单元、模块或装置也可以由同一个单元、模块或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。
最后应说明的是，以上实施方式仅用以说明本发明实施例的技术方案而非限制，尽管参照以上较佳实施方式对本发明实施例进行了详细说明，本领域的普通技术人员应当理解，可以对本发明实施例的技术方案进行修改或等同替换都不应脱离本发明实施例的技术方案的精神和范围。
Claims (6)
1.一种标准化小型化的并行数字信号处理***，其特征在于，该***包括：
信号采集节点模块、预处理节点模块、计算节点模块、主控节点模块、数据交换节点模块、显控节点模块；
所述信号采集节点模块用于接收来自传感器的模拟信号，并将模拟信号转换成数字信号后发送至预处理节点模块或计算节点模块；
所述预处理节点模块并行接收所述信号采集节点模块的多路数字信号，实时预处理数字信号数据；
所述计算节点模块通过高速数据总线接收经过预处理节点模块预处理后的数字信号数据，并对接收的数字信号数据按照设定的算法进行信号处理；
所述主控节点模块实现对计算节点模块处理后的数字信号数据进行流程控制、时序控制、状态数据控制和汇总计算节点模块的计算结果；
所述数据交换节点模块分别与所述预处理节点模块、计算节点模块、主控节点模块连接，用于实现各模块之间的协议数据的交换；
所述显控节点模块通过以太网与所述数据交换节点模块连接，实现相关控制命令的手动输入和数据输出。
2.根据权利要求1所述的标准化小型化的并行数字信号处理***，其特征在于，所述信号采集节点模块包括多片ADC芯片单元。
3.根据权利要求1所述的标准化小型化的并行数字信号处理***，其特征在于，所述预处理节点模块包括多片FPGA芯片，所述FPGA芯片实例化多个并行信号处理单元，所述并行信号处理单元通过并行数据总线连接信号采集节点模块，实时地完成数字信号的预处理过程。
4.根据权利要求3所述的标准化小型化的并行数字信号处理***，其特征在于，所述计算节点模块包括多片DSP芯片，所述DSP芯片的数量不小于所述并行信号处理单元的数量。
5.根据权利要求4所述的标准化小型化的并行数字信号处理***，其特征在于，所述主控节点模块包括多片DSP芯片，所述主控节点模块选用的DSP芯片数量为所述计算节点模块选用DSP芯片数量的四分之一。
6.根据权利要求1所述的标准化小型化的并行数字信号处理***，其特征在于，所述数据交换节点模块基于存储转发方式转发预处理节点模块、计算节点模块和主控节点模块的各类型数据；
所述数据交换节点模块包括：
端口单元构建子模块，用于构建基于目标ID的端口路由表、端口数据包接收队列、端口数据包发送队列；其中，所述端口数据包基于优先级转发和/或端口数据包流量控制；
分组交换协议格式子模块，用于规定所述协议格式的组成，规范帧通过交换机的转发时延保持不变，定义协议数据格式，支持点对点通信协议和广播通信协议；
存储转发子模块，将接收/发送的数据暂时缓存在队列中；
中央控制逻辑子模块，用于数据包首部检查，查找路由表信息，当检查到帧头中含有的目的地址时立即转发该帧，无需等待帧全部的被接收，不进行错误校验；
端口自动数据收发子模块，用于检查端口数据包接收队列、端口数据包发送队列，自动转发数据；
数据服务质量子模块，用于基于优先级转发数据包；
数据流控制子模块，用于实现对数据流的控制。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010269041.6A CN111459873A (zh) | 2020-04-08 | 2020-04-08 | 标准化小型化的并行数字信号处理***及在雷达中的运用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010269041.6A CN111459873A (zh) | 2020-04-08 | 2020-04-08 | 标准化小型化的并行数字信号处理***及在雷达中的运用 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111459873A true CN111459873A (zh) | 2020-07-28 |
Family
ID=71685223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010269041.6A Pending CN111459873A (zh) | 2020-04-08 | 2020-04-08 | 标准化小型化的并行数字信号处理***及在雷达中的运用 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111459873A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113625231A (zh) * | 2021-08-24 | 2021-11-09 | 南京理工大学 | 一种基于fpga的相控阵雷达波控***及自检方法 |
| CN114500649A (zh) * | 2022-01-25 | 2022-05-13 | 许昌许继软件技术有限公司 | 一种集中计量数据采集方法、装置及电子设备 |
| CN115656961A (zh) * | 2022-12-26 | 2023-01-31 | 南京楚航科技有限公司 | 一种基于并行处理器的os-cfar处理方法及*** |
-
2020
- 2020-04-08 CN CN202010269041.6A patent/CN111459873A/zh active Pending
Non-Patent Citations (3)
| Title |
|---|
| 张亚东;毕建军;王中明;李世豪;孙毅;: "基于探地雷达的电力隐蔽设备智能检测***" * |
| 梁兵等: "新型通用雷达侦察信号处理硬件平台" * |
| 路静;: "浅谈基于FPGA的雷达信号处理***设计及实现" * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113625231A (zh) * | 2021-08-24 | 2021-11-09 | 南京理工大学 | 一种基于fpga的相控阵雷达波控***及自检方法 |
| CN114500649A (zh) * | 2022-01-25 | 2022-05-13 | 许昌许继软件技术有限公司 | 一种集中计量数据采集方法、装置及电子设备 |
| CN115656961A (zh) * | 2022-12-26 | 2023-01-31 | 南京楚航科技有限公司 | 一种基于并行处理器的os-cfar处理方法及*** |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111459873A (zh) | 标准化小型化的并行数字信号处理***及在雷达中的运用 | |
| CN108601080B (zh) | 一种基于无线通信的时间同步信号传输方法和装置 | |
| CN113114590A (zh) | Tte交换机中as6802同步帧透明传输***及方法 | |
| CN219978855U (zh) | 一种用于卫星电推进器的动力监测*** | |
| CN114697321B (zh) | 分布式综合可重构电子***平台架构 | |
| CN114445261A (zh) | 数据传输设备、***及方法 | |
| CN111722191B (zh) | 雷达复杂信号处理机的通信协议设计方法 | |
| CN114039810A (zh) | 基于以太网的柔性自动化控制*** | |
| US8817622B1 (en) | Data network with aggregate flow monitoring | |
| CN216285742U (zh) | 一种择优双gps接收器的定位导航*** | |
| CN117111116B (zh) | 一种基于嗅探的盲信号调节方法和装置 | |
| CN105391487B (zh) | 基于fpga的卫星链路时延模拟装置 | |
| CN116112144B (zh) | 一种光纤网络信号级数据自适应延迟补偿同步传输方法 | |
| CN114935887B (zh) | 分布式信号采集装置和运载火箭 | |
| CN114513523B (zh) | 数据同步方法、装置、设备及存储介质 | |
| CN112713956B (zh) | 一种同步以太网的频率选择方法、装置、设备及存储介质 | |
| CN115562892B (zh) | 一种基于Redis的仿真***时间管理方法及***、装置和设备 | |
| CN113242075B (zh) | 一种微波传输的方法、装置、电子设备及存储介质 | |
| CN208421211U (zh) | 基于千兆网的x波段磁控管导航雷达收发机控制板 | |
| Chen et al. | Application of FPGA Array Structure Digital Signal Processing Platform in Communication Field | |
| CN112950803A (zh) | 巡检数据处理方法、自移动设备、接收设备和存储介质 | |
| CN114500411A (zh) | 数据转发***、方法、计算设备及可编程逻辑器件 | |
| CN114039960A (zh) | 基于Aurora协议的RTDS智能接口装置及其实现方法 | |
| CN117991262A (zh) | 一种用于无人机水文流速测量的简单电子增稳方法 | |
| CN118233515A (zh) | 全景点云数据的生成方法、装置、设备及存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200728 |