CN111446264B - 阵列基板及其制造方法 - Google Patents
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Abstract
一种阵列基板及其制造方法。阵列基板的制造方法包括用单一掩膜形成有源层于晶体管区的绝缘层上、形成第二导电层于导线区的绝缘层上、以及形成第一开孔穿透第二导电层及绝缘层，第一开孔外露第一导电层。本发明的阵列基板采用单一掩膜，即可先后形成有源层及第一开孔，而无须两道掩膜，因此可以节省掩膜费用，从而降低制造成本，并可避免非晶硅尾纤的形成。
Description
【技术领域】
本发明涉及薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，TFT LCD)技术领域；更具体地讲，涉及一种TFT LCD阵列基板及其制造方法。
【背景技术】
现有技术的TFT LCD阵列基板的制造方法中，较常见的是4次掩膜(4Mask)技术，图1A至图1D是采用4次掩膜技术制作阵列基板的局部示意图。如图1A所示，在绝缘层12上形成非晶硅层14、铜层16及光阻18，并经过第一次湿蚀刻以移除部份铜层16使得铜层16向内缩，以及第一次干蚀刻移除部份非晶硅层14。然后，如图1B所示，移除部份光阻18，此时铜层16及非晶硅层14外露于光阻18之外。接着，如图1C所示，针对铜层16进行第二次湿蚀刻，使铜层16缩小至所需图案的预定尺寸。最后，如图1D所示，以光阻18作为遮蔽，对非晶硅层14进行第二次干蚀刻，然后移除光阻18。这种先于非晶硅层14上形成铜层16，接着在铜层16上形成光阻18，再以光阻18作为遮蔽的制法，所形成的非晶硅尾纤(amorphous silicon tail,a-Si tail或AS tail)141较大，另一方面，上述方法会使沟道部分的长度(L)较长，在沟道宽长比(W/L)必须保持一致的前提下，会导致沟道宽度(W)随之增加，从而对实现侧窄边框的设计较为困难。
【发明内容】
为解决上述技术问题，本发明的一目的在于提供一种阵列基板及其制造方法，可减少掩膜数量，降低制造成本，并且可缩减AS tail，从而使实现侧窄边框的设计较为容易。
为达成上述目的，本发明提供一种阵列基板的制造方法，包括以下步骤:步骤S10：提供基底，所述基底具有晶体管区及导线区；步骤S20：形成栅极电极于所述基底的所述晶体管区中、以及形成第一导电层于所述基底的所述导线区中；步骤S30：形成绝缘层覆盖所述栅极电极及所述第一导电层；步骤S40：用单一掩膜形成有源层于所述晶体管区的所述绝缘层上、形成第二导电层于所述导线区的所述绝缘层上、以及形成第一开孔穿透所述第二导电层及所述绝缘层，所述第一开孔外露所述第一导电层；步骤S50：用相异于所述单一掩膜的另一掩膜形成第一连线、第三导电层和源极/漏极，所述第一连线形成于所述第一开孔中，所述第三导电层形成于所述第一连线及所述第二导电层上，所述源极/漏极形成于所述有源层上；步骤S60：形成第一保护层覆盖所述源极/漏极及所述第三导电层；步骤S70：形成第二保护层于所述第一保护层上、以及形成第二开孔穿透所述第二保护层及所述第一保护层，所述第二开孔外露所述漏极；以及步骤S80：形成第二连线于第二开孔中、以及形成像素电极于所述第二连线及所述第二保护层上。
于一实施例中，更包括形成彩色滤光层于所述第一保护层上。
于一实施例中，步骤S40包括：步骤S41：形成半导体层于所述绝缘层上、以及形成光阻层于所述半导体层上；步骤S42：以所述单一掩膜图案化所述光阻层，以形成不同厚度的第一光阻层及第二光阻层，其中所述第一光阻层的厚度大于所述第二光阻层的厚度，所述第二光阻层位于所述导线区中；步骤S43：移除-未被所述第一光阻层及所述第二光阻层覆盖的所述半导体层，以形成所述有源层于所述晶体管区的所述绝缘层上，以及形成所述第二导电层于所述导线区的所述绝缘层上；步骤S44：移除降低所述第一光阻层及所述第二光阻层的厚度至完全移除所述第二光阻层；步骤S45：移除所述导线区中，未被所述第一光阻层覆盖的所述第二导电层及所述绝缘层，以形成所述第一开孔；以及步骤S46：移除所述第一光阻层。
于一实施例中，步骤S42的所述单一掩膜包括半色调掩膜(half tone mask)以形成所述第一光阻层及所述第二光阻层。
于一实施例中，步骤S44进行灰化制程(ashing)以降低所述第一光阻层及所述第二光阻层的厚度。
本发明的一实施例进一步提供一种阵列基板的结构，包括:基底、栅极电极、第一导电层、绝缘层、有源层、第二导电层、第一过孔、第三导电层、源极/漏极、第一保护层、第二保护层、第二过孔、以及像素电极。其中基底具有晶体管区及导线区。栅极电极设于所述基底的所述晶体管区中。第一导电层设于所述基底的所述导线区中。绝缘层覆盖所述栅极电极及所述第一导电层。有源层设于所述晶体管区的所述绝缘层上。第二导电层设于所述导线区的所述绝缘层上。第一连线穿设于所述第二导电层及所述绝缘层，且接触所述第一导电层。第三导电层设于所述第一连线及所述第二导电层上，且接触所述第一连线。源极/漏极设于所述有源层上。第一保护层设于所述绝缘层上，并覆盖所述源极/漏极及所述第三导电层。第二保护层设于所述第一保护层上。第二连线设于所述第二保护层及所述第一保护层中，且接触所述漏极。像素电极设于所述第二保护层上，且接触所述第二连线。
于一实施例中，所述第二导电层的材料为非晶硅(amorphous silicon,a-Si)及氧化铟镓锌(indium gallium zinc oxide,IGZO)的其中一者。
于一实施例中，所述第三导电层的材料为铝钼合金、铜钼合金及铝钛合金的其中一者。
于一实施例中，所述第一连线的材料为铝钼合金、铜钼合金及铝钛合金的其中一者。
于一实施例中，更包括彩色滤光层，设于所述第一保护层上。
综上所述，本发明提供一种阵列基板及其制造方法，所述阵列基板采用单一掩膜，即可先后形成有源层及第一开孔，而无须两道掩膜，因此可以节省掩膜费用，从而降低制造成本。另外，本发明先以第一光阻于半导体层上明确界定有源层的位置及大小，进行蚀刻并移除第一光阻之后，才于有源层上形成源极/漏极，如此一来不会形成非晶硅尾纤AS tail，其沟道长度(L)较短，在沟道宽长比(W/L)必须保持一致的前提下，其沟道宽度(W)也随之较短，从而对实现侧窄边框的设计较为容易。
【附图说明】
图1A至图1D是现有技术中采用4次掩膜技术制作阵列基板的局部示意图；
图2A至图2L是本发明一实施例的阵列基板的制造方法示意图。
图3是本发明一实施例的阵列基板的制造方法流程图。
图4是图3的步骤S40的具体步骤流程图。
【具体实施方式】
以下结合说明书附图详细说明本发明的优选实施例，以向本领域中的技术人员完整介绍本发明的技术内容，以举例证明本发明可以实施，使得本发明公开的技术内容更加清楚，使得本领域的技术人员更容易理解如何实施本发明。然而本发明可以通过许多不同形式的实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例，下文实施例的说明并非用来限制本发明的范围。
在附图中，结构相同的部件以相同数字标号表示，各处结构或功能相似的组件以相似数字标号表示。
本发明的一实施例提供一种阵列基板的制造方法，请参阅图2A至图2L及图3，图2A至图2L是本发明阵列基板的制作方法示意图，图3是本发明阵列基板的制作方法流程图。所述制造方法包括以下步骤：
S10：提供基底，所述基底具有晶体管区及导线区。
如图2A所示，提供一基底20，所述基底20可为有机材料或无机材料，例如玻璃、石英、树脂、塑料或压克力等。所述基底20具有晶体管区101及导线区102，所述导线区102可位于显示区域或是***的非显示区域。
S20：形成栅极电极于所述基底的所述晶体管区中、以及形成第一导电层于所述基底的所述导线区中。
具体而言，在基底20上先形成导电材料层(图未示)，材料例如为铝钼合金、铜钼合金及铝钛合金的其中一者，然后进行显影及蚀刻制程，移除部份的导电材料层，如图2A所示，以形成栅极电极22于所述基底20的所述晶体管区101中，以及形成第一导电层23于所述基底20的所述导线区102中。
S30：形成绝缘层覆盖所述栅极电极及所述第一导电层。
如图2B所示，形成绝缘层24于所述基底20上，并覆盖所述栅极电极22及所述第一导电层23，其中，所述绝缘层24的材料例如为SiNx或SiOx。
S40：用单一掩膜形成有源层于所述晶体管区的所述绝缘层上、形成第二导电层于所述导线区的所述绝缘层上、以及形成第一开孔穿透所述第二导电层及所述绝缘层，所述第一开孔外露所述第一导电层。
具体而言，如图2H所示，用单一掩膜形成有源层261于所述晶体管区101的所述绝缘层24上，形成第二导电层262于所述导线区102的所述绝缘层24上，以及形成第一开孔34于所述第二导电层262及所述绝缘层24中，所述第一开孔34外露所述第一导电层23。
具体而言，步骤S40包括步骤S41至S46，如图4所示，详述如下：
S41：形成半导体层于所述绝缘层上、以及形成光阻层于所述半导体层上。
如图2C所示，形成半导体层26于所述绝缘层24上，以及形成光阻层28于所述半导体层26上，所述半导体层的材料例如为非晶硅(amorphous silicon,a-Si)及氧化铟镓锌(indium gallium zinc oxide,IGZO)的其中一者。
S42：以所述单一掩膜图案化所述光阻层，以形成不同厚度的第一光阻层及第二光阻层，其中所述第一光阻层的厚度大于所述第二光阻层的厚度，所述第二光阻层位于所述导线区中。
具体而言，如图2C所示，以所述单一掩膜进行曝光及显影制程，使光阻层28暴露于某特定波长的光线32，例如黄光或紫外线。本发明包括半色调掩膜(half tone mask)30进行曝光，所述半色调掩膜30具有不透明图案区域301，以及半透明图案区域302，所述不透明图案区域301用以阻挡光线32，而所述半透明图案区域302可供部份光线32穿过。接着如图2D所示，移除曝光的光阻部份，仅保留尚未曝光的第一光阻层281及部份曝光的第二光阻层282。
S43：移除未被所述第一光阻层及所述第二光阻层覆盖的所述半导体层，以形成所述有源层于所述晶体管区的所述绝缘层上，以及形成所述第二导电层于所述导线区的所述绝缘层上。
具体而言，如图2E所示，对于未被所述第一光阻层281及所述第二光阻层282覆盖的所述半导体层26进行蚀刻，以形成所述有源层261于所述晶体管区101的所述绝缘层24上，以及形成所述第二导电层262于所述导线区102的所述绝缘层24上，所述有源层261及所述第二导电层262的材料例如为非晶硅及氧化铟镓锌的其中一者。
S44：降低所述第一光阻层及所述第二光阻层的厚度至完全移除所述第二光阻层。
具体而言，如图2F所示，进行灰化制程(ashing)，例如O2ashing，以降低位于所述晶体管区101的所述第一光阻层281及所述导线区102的所述第二光阻层282的厚度至完全移除所述第二光阻层282，使得位于所述第二光阻层282下方的所述第二导电层262外露于灰化后的第一光阻层281’。
S45：移除所述导线区中，未被所述第一光阻层覆盖的所述第二导电层及所述绝缘层，以形成第一开孔于所述第二导电层及所述绝缘层中。
具体而言，如图2G所示，对未被所述第一光阻层281’覆盖的所述第二导电层262进行蚀刻，例如干蚀刻，以移除原本位于所述第二光阻层282下方的所述第二导电层262部份。接着，继续对于其下方的绝缘层24进行蚀刻，以形成第一开孔34于所述第二导电层262及所述绝缘层24中，并外露所述第一导电层23。
S46：移除所述第一光阻层。
如图2H所示，移除位于所述有源层261及所述第二导电层262上的所述第一光阻层281’。
值得注意的是，本发明是采用半色调掩膜，以形成不同厚度的所述第一光阻层281及所述第二光阻层282，并以此作为遮蔽，从而形成图案化有源层261及第二导电层262。随后移除第二光阻层282，再以第一光阻层281’作为遮蔽，从而形成所述第一开孔34。换句话说，本发明仅需采用一道掩膜，即可对所述半导体层26进行第一次图案化，并对所述第二导电层262及所述绝缘层24进行第二次图案化，而无须采用两道掩膜，因此可减少掩膜数量，从而降低制造成本。
S50：用相异于所述单一掩膜的另一掩膜形成第一连线、第三导电层和源极/漏极，所述第一连线形成于所述第一开孔中，所述第三导电层形成于所述第一连线及所述第二导电层上，所述源极/漏极形成于所述有源层上。
具体而言，如图2I所示，用相异于所述单一掩膜的另一掩膜在所述第一开孔34中形成第一连线364，并且形成第三导电层363于所述第一连线364及所述第二导电层262上，以及形成源极361/漏极362于所述有源层261上，所述第一连线364、第三导电层363及源极361/漏极362的材料例如为铝钼合金、铜钼合金及铝钛合金的其中一者。接着，对有源层261进行蚀刻，以将源极361/漏极362之间掺杂了P的N+半导体层切断，从而形成凹槽2611于所述有源层261上。
S60：形成第一保护层覆盖所述源极/漏极及所述第三导电层。
具体而言，如图2J所示，形成第一保护层38于所述绝缘层24上，并覆盖所述源极361/漏极362及所述第三导电层363，其中，所述第一保护层38的材料例如为SiNx或SiOx。
于一实施例中，更包括在第一保护层38上，分别形成红色子像素40、绿色子像素42及蓝色子像素44，以构成彩色滤光层45。
S70：形成第二保护层于所述第一保护层上、以及形成第二开孔穿透所述第二保护层及所述第一保护层，所述第二开孔外露所述漏极。
如图2K所示，形成第二保护层46于所述第一保护层38上，所述第二保护层46的材料例如为SiNx或SiOx。接着，形成第二开孔48穿透所述第二保护层46及所述第一保护层38，所述第二开孔48外露所述漏极362。
S80：形成第二连线于第二开孔中，以及形成像素电极于所述第二连线及所述第二保护层上。
具体而言，如图2L所示，形成第二连线501于第二开孔48中，以及形成像素电极502于所述第二连线501及所述第二保护层46上，从而使所述像素电极502接触所述漏极362。所述第二连线501及所述像素电极502的材料例如为氧化铟锡(indium tin oxide,ITO)。
本发明的一实施例进一步提供一种阵列基板的结构，如图2L所示，所述阵列基板包括：
基底20、栅极电极22、第一导电层23、绝缘层24、有源层261、第二导电层262、第一连线364、第三导电层363、源极361/漏极362、第一保护层38、第二保护层46、第二连线501、以及像素电极502。
其中，基底20，具有晶体管区101及导线区102。
栅极电极22，设于所述基底20的所述晶体管区101中。
第一导电层23，设于所述基底20的所述导线区102中。
绝缘层24，覆盖所述栅极电极22及所述第一导电层23。
有源层261，设于所述晶体管区101的所述绝缘层24上。
第二导电层262，设于所述导线区102的所述绝缘层24上。
第一连线364，设于所述第二导电层262及所述绝缘层24中，且接触所述第一导电层23。
第三导电层363，设于所述第一连线364及所述第二导电层262上，且接触所述第一连线364。
源极361/漏极362，设于所述有源层261上。
第一保护层38，设于所述绝缘层24上，并覆盖所述源极361/漏极362及所述第三导电层363。
第二保护层46，设于所述第一保护层38上。
第二连线501，设于所述第二保护层46及所述第一保护层38中，且接触所述漏极362。
像素电极502，设于所述第二保护层46上，且接触所述第二连线501。
于一实施例中，所述第二导电层262的材料为非晶硅及氧化铟镓锌的其中一者。
于另一实施例中，所述第三导电层363的材料为铝钼合金、铜钼合金及铝钛合金的其中一者。
于另一实施例中，所述第一连线364的材料为铝钼合金、铜钼合金及铝钛合金的其中一者。
于另一实施例中，更包括彩色滤光层45，设于所述第一保护层38上。
综上所述，本发明提供一种阵列基板及其制造方法，所述阵列基板采用单一掩膜30，即可先后形成有源层261及第一开孔34，而无须两道掩膜，因此可以节省掩膜费用，从而降低制造成本。另外，本发明先以第一光阻281于半导体层26上明确界定有源层261的位置及大小，进行蚀刻并移除第一光阻281之后，才于有源层261上形成源极361/漏极362，如此一来不会形成非晶硅尾纤AS tail，其沟道长度(L)较短，在沟道宽长比(W/L)必须保持一致的前提下，其沟道宽度(W)也随之较短，从而对实现侧窄边框的设计较为容易。
以上对本发明所提供的阵列基板及其制造方法进行了详细介绍。应理解，本文所述的示例性实施方式应仅被认为是描述性的，用于帮助理解本发明的方法及其核心思想，而并不用于限制本发明。在每个示例性实施方式中对特征或方面的描述通常应被视作适用于其他示例性实施例中的类似特征或方面。尽管参考示例性实施例描述了本发明，但可建议所属领域的技术人员进行各种变化和更改。本发明意图涵盖所附权利要求书的范围内的这些变化和更改，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种阵列基板的制造方法，包括以下步骤:
S 10：提供基底，所述基底具有晶体管区及导线区；
S20：形成栅极电极于所述基底的所述晶体管区中、以及形成第一导电层于所述基底的所述导线区中；
S30：形成绝缘层覆盖所述栅极电极及所述第一导电层；
S40：用单一掩膜形成有源层于所述晶体管区的所述绝缘层上、形成第二导电层于所述导线区的所述绝缘层上、以及形成第一开孔穿透所述第二导电层及所述绝缘层，所述第一开孔外露所述第一导电层；
S50：用相异于所述单一掩膜的另一掩膜形成第一连线、第三导电层和源极/漏极，所述第一连线形成于所述第一开孔中，所述第三导电层形成于所述第一连线及所述第二导电层上，所述源极/漏极形成于所述有源层上；
S60：形成第一保护层覆盖所述源极/漏极及所述第三导电层；
S70：形成第二保护层于所述第一保护层上、以及形成第二开孔穿透所述第二保护层及所述第一保护层，所述第二开孔外露所述漏极；以及
S80：形成第二连线于第二开孔中、以及形成像素电极于所述第二连线及所述第二保护层上。
2.如权利要求1所述的阵列基板的制造方法，更包括形成彩色滤光层于所述第一保护层上。
3.如权利要求1所述的阵列基板的制造方法，其中，步骤S40包括：
S41：形成半导体层于所述绝缘层上、以及形成光阻层于所述半导体层上；
S42：以所述单一掩膜图案化所述光阻层，以形成不同厚度的第一光阻层及第二光阻层，其中所述第一光阻层的厚度大于所述第二光阻层的厚度，所述第二光阻层位于所述导线区中；
S43：移除未被所述第一光阻层及所述第二光阻层覆盖的所述半导体层，以形成所述有源层于所述晶体管区的所述绝缘层上，以及形成所述第二导电层于所述导线区的所述绝缘层上；
S44：降低所述第一光阻层及所述第二光阻层的厚度至完全移除所述第二光阻层；
S45：移除所述导线区中未被所述第一光阻层覆盖的所述第二导电层及所述绝缘层，以形成所述第一开孔；以及
S46：移除所述第一光阻层。
4.如权利要求3所述的阵列基板的制造方法，其中，步骤S42的所述单一掩膜包括半色调掩膜(half tone mask)以形成所述第一光阻层及所述第二光阻层。
5.如权利要求3所述的阵列基板的制造方法，其中，步骤S44进行灰化制程(ashing)以降低所述第一光阻层及所述第二光阻层的厚度。
6.一种阵列基板，包括:
基底，具有晶体管区及导线区；
栅极电极，设于所述基底的所述晶体管区中；
第一导电层，设于所述基底的所述导线区中；
绝缘层，覆盖所述栅极电极及所述第一导电层；
有源层，设于所述晶体管区的所述绝缘层上；
第二导电层，设于所述导线区的所述绝缘层上；
第一连线，穿设于所述第二导电层及所述绝缘层，且接触所述第一导电层；
第三导电层，设于所述第一连线及所述第二导电层上，且接触所述第一连线；
源极/漏极，设于所述有源层上；
第一保护层，设于所述绝缘层上，并覆盖所述源极/漏极及所述第三导电层；
第二保护层，设于所述第一保护层上；
第二连线，穿设于所述第二保护层及所述第一保护层，且接触所述漏极；以及
像素电极，设于所述第二保护层上，且接触所述第二连线。
7.如权利要求6所述的阵列基板，其中，所述第二导电层的材料为非晶硅(amorphoussilicon,a-Si)及氧化铟镓锌(indium gallium zinc oxide,IGZO)的其中一者。
8.如权利要求6所述的阵列基板，其中，所述第三导电层的材料为铝钼合金、铜钼合金及铝钛合金的其中一者。
9.如权利要求6所述的阵列基板，其中，所述第一连线的材料为铝钼合金、铜钼合金及铝钛合金的其中一者。
10.如权利要求6所述的阵列基板，更包括彩色滤光层，设于所述第一保护层上。
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