CN111444127A - 一种数据外存扩展接口 - Google Patents
一种数据外存扩展接口 Download PDFInfo
- Publication number
- CN111444127A CN111444127A CN202010120836.0A CN202010120836A CN111444127A CN 111444127 A CN111444127 A CN 111444127A CN 202010120836 A CN202010120836 A CN 202010120836A CN 111444127 A CN111444127 A CN 111444127A
- Authority
- CN
- China
- Prior art keywords
- data
- expansion
- decoder
- chip
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Memory System (AREA)
Abstract
本发明公开了一种数据外存扩展接口，其中，MCU的数据线连接I/O扩展芯片的输入端；地址线连接第一译码器的输入端，译码器的输出端和MCU的控制线连接与门的输入端，与门的输出端连接延时的输入端，延时的输出端连接加法器的输入端，并连接存储器的控制线；第一译码器的输出端同时连接非门的输入端，非门的输出端连接加法器的复位端；加法器的输出端连接第二译码器，该译码器的输出端连接I/O扩展芯片的片选线，第一至第N‑1个I/O扩展芯片的输出端连接存储器的地址线，第N个I/O扩展芯片的输出端连接存储器的数据线；MCU的控制线与I/O扩展芯片的控制线相连。本发明突破了MCU的地址线限制，以及传统数据存储扩展方法的容量限制，满足了超大容量的实时存取需求。
Description
技术领域
本发明涉及存储技术领域，尤其涉及一种数据外存扩展接口。
背景技术
随着计算机网络通信的日益普及，计算机数据存储容量的构建越来越重要。而微控制单元(Micro Control Unit，MCU)的地址管脚个数却限制了存储器的存取容量，使用外存涉及到复杂的协议和驱动。因此，如何能够进一步扩展MCU的存储器以应付超大容量的存储需求，成为存储技术领域热切需要解决的问题。
现有的MCU存储扩展方法大致分为两种：其一，通过单片机的P1和P3管脚的方式来扩展存取容量，但是这种方法受P1和P3口数量的限制，扩展的容量十分有限，例如普通的MCS51单片机，在全译码方式下最多只能扩展256*256个存储器；而且占用了 I/O口P1和P3管脚。其二，通过串口扩展的方式来扩展存取容量，例如使用串转并芯片 74LS164把串口数据转换成并口数据，连接每个存储器的片选(Chip Select，CS)管脚，从而实现扩展，但是这种方法的弊端是扩展的越多，串口发送的时间越长，实时性不好，而且占用MCU的串口，增加了扩展的难度和成本。此外，还有其他使用牺牲极少部分存储空间作为二次译码获得更多的地址空间的办法。
因此，现有技术中的MCU存储扩展方法存在着扩展容量有限、实时性差、扩展难度高以及扩展成本大的问题。
发明内容
本发明提供了一种数据外存扩展接口，以解决现有的MCU存储扩展方法通过单片机的P1和P3管脚或者通过串转并芯片实现扩展，导致扩展的容量十分有限或者实时性差、以及扩展难度和成本大这一问题。
一种数据外存扩展接口，包括：
微控制单元、第一译码器、第二译码器、加法器、与门、非门、延时器、数据存储器和两个或两个以上的I/O扩展芯片；
所述微控制单元的数据线连接每个I/O扩展芯片的数据输入端；
所述微控制单元的地址线连接第一译码器的输入端，所述第一译码器的输出端和微控制单元的控制线连接与门的输入端，所述与门的输出端连接延时器的输入端，所述延时器的输出端连接加法器的输入端，并连接数据存储器的控制线；
所述第一译码器的输出端还连接非门的输入端，所述非门的输出端连接加法器的复位端；
所述加法器的输出端连接第二译码器，所述第二译码器的输出端连接每个I/O扩展芯片的片选管脚，I/O扩展芯片1至I/O扩展芯片N-1的输出端均连接数据存储器的地址管脚，I/O扩展芯片N的输出端与数据存储器的数据管脚相连；
所述微控制单元的控制线还与每个I/O扩展芯片的控制线相连。
进一步地，在一种实现方式中：所述I/O扩展芯片为74LS373芯片。
进一步地，在一种实现方式中：所述第一译码器和第二译码器均为74LS138芯片。
进一步地，在一种实现方式中：所述数据存储器为只读存储记忆体或随机存储记忆体。
进一步地，在一种实现方式中，所述数据外存扩展接口的控制方法包括以下步骤：
步骤101，微控制单元向同一地址的I/O扩展芯片写入数据信息；
步骤102，所述微控制单元选中地址后，通过所述加法器对写入的次数进行计数，获得计数值，将所述计数值经过第二译码器后选择与译码后的信号相应的I/O扩展芯片；
步骤103，将所述数据信息按照写入次序，分别写入编号与所述写入次序相同的I/O 扩展芯片中，作为数据存储器的地址信息；
即将第一次写入的数据信息写入第一个I/O扩展芯片，将第二次写入的数据信息写入第二个I/O扩展芯片，直至将第N次写入的数据信息写入第N个I/O扩展芯片，所述第一次至第N-1次写入的数据信息为选中的数据存储器中存储单元的地址，所述第N次写入的数据信息即写入到数据存储器中存储单元的数据信息，所述数据存储器中包括地址信息和数据信息；
步骤104，所述微控制单元的控制信号经过延时器，并与第二译码器的选通以及第N 个I/O扩展芯片相与，连接到所述数据存储器的控制线，传输所述控制信号至数据存储器，所述数据信息存入与数据存储器中地址信息对应的存储单元；
步骤105，当所述微控制单元的地址线信号不选中I/O扩展芯片时，第一译码器的信号通过非门接入加法器的复位端，传递复位信号至加法器使得加法器复位，此时第二译码器选中第一个I/O扩展芯片；
步骤106，所述微控制单元再向数据存储器写入数据时，重复所述步骤101至步骤105。
由以上技术方案可知，本发明实施例提供一种数据外存扩展接口。所述数据外存扩展接口包括：微控制单元、第一译码器、第二译码器、加法器、与门、非门、延时器、数据存储器和两个或两个以上的I/O扩展芯片；所述微控制单元的数据线连接每个I/O扩展芯片的数据输入端；所述微控制单元的地址线连接第一译码器的输入端，所述第一译码器的输出端和微控制单元的控制线连接与门的输入端，所述与门的输出端连接延时器的输入端，所述延时器的输出端连接加法器的输入端，并连接数据存储器的控制线；所述第一译码器的输出端还连接非门的输入端，所述非门的输出端连接加法器的复位端；所述加法器的输出端连接第二译码器，所述第二译码器的输出端连接每个I/O扩展芯片的片选管脚，I/O扩展芯片1至I/O扩展芯片N-1的输出端均连接数据存储器的地址管脚， I/O扩展芯片N的输出端与数据存储器的数据管脚相连；所述微控制单元的控制线还与每个I/O扩展芯片的控制线相连。
现有技术中，现有的微控制单元存储扩展方法通过单片机的P1和P3管脚或者通过串转并芯片实现扩展，导致扩展的容量十分有限或者实时性差、以及扩展难度和成本大这一问题。而采用前述数据外存扩展接口，只占用了微控制单元的一个I/O口，得到了巨大的存储空间；由简单电路实现控制，未使用CPU芯片，且无须编程；也不需要像存储外存时，使用协议开发包，达到了扩展数据外存的效果，因此相对于现有技术，简单有效地突破容量限制，实现超大容量的实时存取。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例部分提供的一种数据外存扩展接口的组成示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明实施例公开一种数据外存扩展接口，本方法应用于外存储器的接口电路。
参照图1，是本发明实施例部分提供的一种数据外存扩展接口的组成示意图，一种数据外存扩展接口，包括：
微控制单元(Microcontroller Unit，MCU)、第一译码器、第二译码器、加法器、与门、非门、延时器、数据存储器和两个或两个以上的I/O扩展芯片；
所述微控制单元的数据线连接每个I/O扩展芯片的数据输入端；
所述微控制单元的地址线连接第一译码器的输入端，所述第一译码器的输出端和微控制单元的控制线连接与门的输入端，所述与门的输出端连接延时器的输入端，所述延时器的输出端连接加法器的输入端，并连接数据存储器的控制线；
所述第一译码器的输出端还连接非门的输入端，所述非门的输出端连接加法器的复位端；
所述加法器的输出端连接第二译码器，所述第二译码器的输出端连接每个I/O扩展芯片的片选管脚，I/O扩展芯片1至I/O扩展芯片N-1的输出端均连接数据存储器的地址管脚，I/O扩展芯片N的输出端与数据存储器的数据管脚相连；
所述微控制单元的控制线还与每个I/O扩展芯片的控制线相连。
本实施例所述的一种数据外存扩展接口中，所述I/O扩展芯片采用74LS373芯片。
本实施例所述的一种数据外存扩展接口中，所述第一译码器和第二译码器均采用74LS138芯片。
本实施例所述的一种数据外存扩展接口中，所述存储器是只读存储记忆体或随机存储记忆体。
此外，在本实施例公开的所述的一种数据外存扩展接口的基础上，本实施例还公开一种数据外存扩展接口的控制方法，所述方法包括以下步骤：
步骤101，微控制单元向同一地址的I/O扩展芯片写入数据信息；
步骤102，所述微控制单元选中地址后，通过所述加法器对写入的次数进行计数，获得计数值，将所述计数值经过第二译码器后选择与译码后的信号相应的I/O扩展芯片；
步骤103，将所述数据信息按照写入次序，分别写入编号与所述写入次序相同的I/O 扩展芯片中，作为数据存储器的地址信息；
即将第一次写入的数据信息写入第一个I/O扩展芯片，将第二次写入的数据信息写入第二个I/O扩展芯片，直至将第N次写入的数据信息写入第N个I/O扩展芯片，所述第一次至第N-1次写入的数据信息为选中的数据存储器中存储单元的地址，所述第N次写入的数据信息即写入到数据存储器中存储单元的数据信息，所述数据存储器中包括地址信息和数据信息；
步骤104，所述微控制单元的控制信号经过延时器，并与第二译码器的选通以及第N 个I/O扩展芯片相与，连接到所述数据存储器的控制线，传输所述控制信号至数据存储器，所述数据信息存入与数据存储器中地址信息对应的存储单元；
步骤105，当所述微控制单元的地址线信号不选中I/O扩展芯片时，第一译码器的信号通过非门接入加法器的复位端，传递复位信号至加法器使得加法器复位，此时第二译码器选中第一个I/O扩展芯片；
步骤106，所述微控制单元再向数据存储器写入数据时，重复所述步骤101至步骤105。
由以上技术方案可知，本发明实施例提供一种数据外存扩展接口。所述数据外存扩展接口包括：微控制单元、第一译码器、第二译码器、加法器、与门、非门、延时器、数据存储器和两个或两个以上的I/O扩展芯片；所述微控制单元的数据线连接每个I/O扩展芯片的数据输入端；所述微控制单元的地址线连接第一译码器的输入端，所述第一译码器的输出端和微控制单元的控制线连接与门的输入端，所述与门的输出端连接延时器的输入端，所述延时器的输出端连接加法器的输入端，并连接数据存储器的控制线；所述第一译码器的输出端还连接非门的输入端，所述非门的输出端连接加法器的复位端；所述加法器的输出端连接第二译码器，所述第二译码器的输出端连接每个I/O扩展芯片的片选管脚，I/O扩展芯片1至I/O扩展芯片N-1的输出端均连接数据存储器的地址管脚， I/O扩展芯片N的输出端与数据存储器的数据管脚相连；所述微控制单元的控制线还与每个I/O扩展芯片的控制线相连。
现有技术中，现有的微控制单元存储扩展方法通过单片机的P1和P3管脚或者通过串转并芯片实现扩展，导致扩展的容量十分有限或者实时性差、以及扩展难度和成本大这一问题。而采用前述数据外存扩展接口，只占用了微控制单元的一个I/O口，得到了巨大的存储空间；由简单电路实现控制，未使用CPU芯片，且无须编程；也不需要像存储外存时，使用协议开发包，达到了扩展数据外存的效果，因此相对于现有技术，简单有效地突破容量限制，实现超大容量的实时存取。
具体实现中，本发明还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本发明提供的一种数据外存扩展接口的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体(英文：read-only memory，简称：ROM)或随机存储记忆体(英文：random access memory，简称：RAM)等。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。
本说明书中各个实施例之间相同相似的部分互相参见即可。以上所述的本发明实施方式并不构成对本发明保护范围的限定。
Claims (5)
1.一种数据外存扩展接口，其特征在于，包括：
微控制单元、第一译码器、第二译码器、加法器、与门、非门、延时器、数据存储器和两个或两个以上的I/O扩展芯片；
所述微控制单元的数据线连接每个I/O扩展芯片的数据输入端；
所述微控制单元的地址线连接第一译码器的输入端，所述第一译码器的输出端和微控制单元的控制线连接与门的输入端，所述与门的输出端连接延时器的输入端，所述延时器的输出端连接加法器的输入端，并连接数据存储器的控制线；
所述第一译码器的输出端还连接非门的输入端，所述非门的输出端连接加法器的复位端；
所述加法器的输出端连接第二译码器，所述第二译码器的输出端连接每个I/O扩展芯片的片选管脚，I/O扩展芯片1至I/O扩展芯片N-1的输出端均连接数据存储器的地址管脚，I/O扩展芯片N的输出端与数据存储器的数据管脚相连；
所述微控制单元的控制线还与每个I/O扩展芯片的控制线相连。
2.根据权利要求1所述一种数据外存扩展接口，其特征在于：所述I/O扩展芯片为74LS373芯片。
3.根据权利要求2所述一种数据外存扩展接口，其特征在于：所述第一译码器和第二译码器均为74LS138芯片。
4.根据权利要求3所述一种数据外存扩展接口，其特征在于：所述数据存储器为只读存储记忆体或随机存储记忆体。
5.根据权利要求1所述一种数据外存扩展接口，其特征在于，所述数据外存扩展接口的控制方法包括以下步骤：
步骤101，微控制单元向同一地址的I/O扩展芯片写入数据信息；
步骤102，所述微控制单元选中地址后，通过所述加法器对写入的次数进行计数，获得计数值，将所述计数值经过第二译码器后选择与译码后的信号相应的I/O扩展芯片；
步骤103，将所述数据信息按照写入次序，分别写入编号与所述写入次序相同的I/O扩展芯片中，作为数据存储器的地址信息；
即将第一次写入的数据信息写入第一个I/O扩展芯片，将第二次写入的数据信息写入第二个I/O扩展芯片，直至将第N次写入的数据信息写入第N个I/O扩展芯片，所述第一次至第N-1次写入的数据信息为选中的数据存储器中存储单元的地址，所述第N次写入的数据信息即写入到数据存储器中存储单元的数据信息，所述数据存储器中包括地址信息和数据信息；
步骤104，所述微控制单元的控制信号经过延时器，并与第二译码器的选通以及第N个I/O扩展芯片相与，连接到所述数据存储器的控制线，传输所述控制信号至数据存储器，所述数据信息存入与数据存储器中地址信息对应的存储单元；
步骤105，当所述微控制单元的地址线信号不选中I/O扩展芯片时，第一译码器的信号通过非门接入加法器的复位端，传递复位信号至加法器使得加法器复位，此时第二译码器选中第一个I/O扩展芯片；
步骤106，所述微控制单元再向数据存储器写入数据时，重复所述步骤101至步骤105。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010120836.0A CN111444127B (zh) | 2020-02-26 | 2020-02-26 | 一种数据外存扩展接口 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010120836.0A CN111444127B (zh) | 2020-02-26 | 2020-02-26 | 一种数据外存扩展接口 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111444127A true CN111444127A (zh) | 2020-07-24 |
| CN111444127B CN111444127B (zh) | 2021-11-26 |
Family
ID=71627164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010120836.0A Active CN111444127B (zh) | 2020-02-26 | 2020-02-26 | 一种数据外存扩展接口 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111444127B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112558529A (zh) * | 2020-12-28 | 2021-03-26 | 大连科技学院 | 一种基于fsmc总线的超多数量以太网芯片扩展电路 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101071624A (zh) * | 2006-05-11 | 2007-11-14 | 上海集通数码科技有限责任公司 | 一种带扩展输入/输出接口的存储器芯片 |
| CN201222806Y (zh) * | 2008-06-17 | 2009-04-15 | 深圳市宏电技术股份有限公司 | 一种具有多接口扩展的无线移动网络数据终端单元 |
| CN101867452A (zh) * | 2010-06-10 | 2010-10-20 | 国网电力科学研究院 | 一种电力专用串行实时总线的通信方法 |
| US20110176651A1 (en) * | 2007-12-13 | 2011-07-21 | Digi International Inc. | Method and Apparatus for Digital I/O Expander Chip with Multi-Function Timer Cells |
| CN103530261A (zh) * | 2013-10-30 | 2014-01-22 | 广东威创视讯科技股份有限公司 | 一种访问多个具有相同i2c地址从机的电路和管理方法 |
| CN203941523U (zh) * | 2014-06-19 | 2014-11-12 | 湖北汽车工业学院 | 串口扩展电路 |
| CN104598405A (zh) * | 2015-02-03 | 2015-05-06 | 杭州士兰控股有限公司 | 扩展芯片及可扩展的芯片***及控制方法 |
| CN105930287A (zh) * | 2016-04-22 | 2016-09-07 | 南京信息工程大学 | 一种单片机超大数据外存扩展***及其控制方法 |
| US20180181510A1 (en) * | 2016-12-22 | 2018-06-28 | Integrated Device Technology, Inc. | Memory channel selection control |
-
2020
- 2020-02-26 CN CN202010120836.0A patent/CN111444127B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101071624A (zh) * | 2006-05-11 | 2007-11-14 | 上海集通数码科技有限责任公司 | 一种带扩展输入/输出接口的存储器芯片 |
| US20110176651A1 (en) * | 2007-12-13 | 2011-07-21 | Digi International Inc. | Method and Apparatus for Digital I/O Expander Chip with Multi-Function Timer Cells |
| CN201222806Y (zh) * | 2008-06-17 | 2009-04-15 | 深圳市宏电技术股份有限公司 | 一种具有多接口扩展的无线移动网络数据终端单元 |
| CN101867452A (zh) * | 2010-06-10 | 2010-10-20 | 国网电力科学研究院 | 一种电力专用串行实时总线的通信方法 |
| CN103530261A (zh) * | 2013-10-30 | 2014-01-22 | 广东威创视讯科技股份有限公司 | 一种访问多个具有相同i2c地址从机的电路和管理方法 |
| CN203941523U (zh) * | 2014-06-19 | 2014-11-12 | 湖北汽车工业学院 | 串口扩展电路 |
| CN104598405A (zh) * | 2015-02-03 | 2015-05-06 | 杭州士兰控股有限公司 | 扩展芯片及可扩展的芯片***及控制方法 |
| CN105930287A (zh) * | 2016-04-22 | 2016-09-07 | 南京信息工程大学 | 一种单片机超大数据外存扩展***及其控制方法 |
| US20180181510A1 (en) * | 2016-12-22 | 2018-06-28 | Integrated Device Technology, Inc. | Memory channel selection control |
Non-Patent Citations (2)
| Title |
|---|
| 吴怀超: "MCS-51单片机扩展***编址问题探讨", 《微处理机》 * |
| 李晓风等: "基于AT89C51的单片机总线扩展技术", 《光电子技术与信息》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112558529A (zh) * | 2020-12-28 | 2021-03-26 | 大连科技学院 | 一种基于fsmc总线的超多数量以太网芯片扩展电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111444127B (zh) | 2021-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10056123B2 (en) | Method and system for improving serial port memory communication latency and reliability | |
| CN112035381B (zh) | 一种存储***及存储数据处理方法 | |
| CN109669888A (zh) | 一种可配置且高效的嵌入式Nor-Flash控制器及控制方法 | |
| CN108139992B (zh) | 访问存储设备的方法和存储设备 | |
| WO2023226797A1 (zh) | 数据压缩方法及闪存设备 | |
| US12008270B2 (en) | System, device, and method for memory interface including reconfigurable channel | |
| CN112199040A (zh) | 存储访问方法及智能处理装置 | |
| CN111444127B (zh) | 一种数据外存扩展接口 | |
| US6545942B2 (en) | Semiconductor memory device and information processing unit | |
| CN116414767B (zh) | 一种对基于axi协议乱序响应的重排序方法及*** | |
| CN116243867A (zh) | Ssd的容量提升方法、nand后端硬件电路、装置、设备及介质 | |
| KR20190102930A (ko) | 반도체장치 | |
| CN113821465A (zh) | 基于sram的axi接口控制方法、装置及计算机设备 | |
| CN110989942B (zh) | 一种数据存储扩展接口***及其控制方法 | |
| US11594268B2 (en) | Memory device deserializer circuit with a reduced form factor | |
| CN111158588B (zh) | 一种双倍速率控制方法及*** | |
| US11120851B1 (en) | Memory apparatus and burst read and burst write method thereof | |
| CN110390973B (zh) | 存储器控制器 | |
| CN112309445B (zh) | 存储器接口电路、存储器存储装置及信号产生方法 | |
| WO2024146128A1 (zh) | 存储器及写入测试方法 | |
| CN118051174A (zh) | 高带宽ddr双列直插式存储模块、存储***及其操作方法 | |
| TW202201386A (zh) | 一種記憶體裝置及其連續讀寫方法 | |
| CN114300009A (zh) | 一种自适应工作频率的铁电存储器写入方法、装置及电子设备 | |
| CN116825159A (zh) | 一种数据选通信号的建模方法、建模***和存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: No.1 Lingshan South Road, Qixia District, Nanjing, Jiangsu Province, 210000 Applicant after: THE 28TH RESEARCH INSTITUTE OF CHINA ELECTRONICS TECHNOLOGY Group Corp. Address before: 210000 No. 1 East Garden Street, Qinhuai District, Jiangsu, Nanjing Applicant before: THE 28TH RESEARCH INSTITUTE OF CHINA ELECTRONICS TECHNOLOGY Group Corp. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |