CN111430139B - 一种有效集成安装的电感阵列结构及实现方法 - Google Patents

一种有效集成安装的电感阵列结构及实现方法 Download PDF

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Abstract

一种有效集成安装的电感阵列结构及实现方法，共模电感Ⅰ和共模电感Ⅱ的并联输入端Ⅰ和输入端Ⅱ的绕组，分别并入串联的差模电感Ⅳ，充当差模电感Ⅳ的输出端Ⅳ和输出端Ⅳ绕组；并联输出端Ⅰ和输出端Ⅱ绕组，分别并入串联的差模电感Ⅲ，充当差模电感Ⅲ的输入端Ⅲ和输入端Ⅲ绕组；并联的两组共模电感Ⅰ和共模电感Ⅱ中的寄生漏感能够被电感阵列有效利用，将不利参数变为有利参数；串联的两组差模电感Ⅲ和差模电感Ⅳ，能够有效的提高差模电感的电感量，两组共模电感和两组差模电感之间采用无触点的连接方式，能够有效的降低电路中感性原件互相连接而不得不引入的干结点，从而增大***中的接触电阻，有效降低由***中的接触电阻过大造成的能量损耗。

Description

一种有效集成安装的电感阵列结构及实现方法
技术领域
本发明涉及变压器技术领域，特别涉及一种有效集成安装的电感阵列结构及实现方法，用于谐振电路中谐振电感和滤波电感的部分，实现谐振电路中谐振频率点的高效率功率输出和降低谐振电路中输出信号的纹波系数。
背景技术
电感是电力电子设备的重要组成部分，并且根据不同的分类依据，可以将电感分为多种。现有种类的电感产品中，对于高频共模电感、差模电感，其结构主要是采用单电感单功能大尺寸的封装方式，而且共模电感中的漏感部分常常给***工程师的开发工作带来很多干扰因素，严重影响***的稳定性和可靠性。差模电感的单电感单功能的封装方式，会部分限制差模电感的耐直流能力，而这个耐直流能力，会影响到电感在电路***中的有效作用，造成电源***的纹波输出高，不符合安规要求。另外，单电感单功能的封装方式，尺寸较大，尤其是高度尺寸很难降低，在对高度尺寸要求严格的设备中，设计开发的结果很难规避。
发明内容
鉴于现有技术的状况，本发明提供了一种有效集成安装的电感阵列结构及实现方法，用以解决传统技术设计结构及方法的共模电感和差模电感封装尺寸大，共模电感寄生电感给***带来的干扰影响、差模电感耐直流能力差，从而***纹波输出高，难以符合安规要求；单电感单功能的设计方案散热能力差、温升高的技术难点。
本发明采用的技术方案是：一种有效集成安装的电感阵列结构，包括共模电感和差模电感，所述共模电感包括在磁芯上缠绕电磁线构成的上线包和下线包，上线包和下线包一侧的输入线圈为输入端，输出线圈为输出端，对应上线包和下线包另一侧的输出线圈为输出端，输入线圈为输入端；
所述差模电感包括在磁芯上缠绕电磁线构成的上线包、下线包，上线包和下线包一侧的两个输入线圈为两个输入端，对应上线包和下线包另一侧的两个输出线圈为两个输出端，其特征在于：
垂直间隔设置的一组共模电感Ⅰ、一组共模电感Ⅱ和垂直间隔设置的一组差模电感Ⅲ、一组差模电感Ⅳ水平对应排列；
所述共模电感Ⅰ上线包Ⅰ输入端Ⅰ电磁线依次通过上线包Ⅰ输出端Ⅰ、差模电感Ⅳ上线包Ⅳ输入端Ⅳ，从上线包Ⅳ输出端Ⅳ输出；
共模电感Ⅱ上线包Ⅱ输入端Ⅱ电磁线依次通过上线包Ⅱ输出端Ⅱ、差模电感Ⅳ下线包Ⅳ输入端Ⅳ，从下线包Ⅳ输出端Ⅳ输出；
差模电感Ⅲ上线包Ⅲ输入端Ⅲ电磁线依次通过上线包Ⅲ输出端Ⅲ、共模电感Ⅰ下线包Ⅰ输入端Ⅰ，从下线包Ⅰ输出端Ⅰ输出；
差模电感Ⅲ下线包Ⅲ输入端Ⅲ电磁线依次通下线包Ⅲ输出端Ⅲ、共模电感Ⅱ下线包Ⅱ输入端Ⅱ，从下线包Ⅱ输出端Ⅱ输出。
一种有效集成安装的电感阵列结构的实现方法，其特征在于：
本发明的电感阵列结构方式为：一组共模电感Ⅰ和一组共模电感Ⅱ两组并联使用，一组差模电感Ⅲ和一组差模电感Ⅳ两组串联使用；
共模电感Ⅰ和共模电感Ⅱ的并联封装结构中，并联输入端Ⅰ和输入端Ⅱ的绕组，分别并入串联差模电感其中之一的差模电感Ⅳ，充当差模电感Ⅳ的输出端Ⅳ和输出端Ⅳ绕组；并联输出端Ⅰ和输出端Ⅱ绕组，分别并入串联差模电感封装中的另一只差模电感Ⅲ，充当差模电感Ⅲ的输入端Ⅲ和输入端Ⅲ绕组；
并联的两组共模电感Ⅰ和共模电感Ⅱ中的寄生漏感能够被电感阵列有效利用，将不利参数变为有利参数；
串联的两组差模电感Ⅲ和差模电感Ⅳ，能够有效的提高差模电感的电感量，同时由于串联结构是将单组磁路中转换成双磁路串联，也有效提高了差模电感的总体耐直流能力，减少了差模电感在直流叠加状态下有感量下降的部分；
两组共模电感和两组差模电感之间采用无触点的连接方式，即，共模电感Ⅰ和共模电感Ⅱ上线包的输出端分别与差模电感Ⅳ上、下线包的输入端连接方式为无触点连接；
共模电感Ⅰ和共模电感Ⅱ下线包输入端分别与差模电感Ⅲ上、下线包连接方式为无触点连接；
采用无触点的连接方式能够有效的降低电路中感性原件互相连接而不得不引入的干结点，从而增大***中的接触电阻，有效降低由***中的接触电阻过大造成的能量损耗。
本发明的有益效果是：
本发明电感阵列中的串、并联连接方式改变了单电感为双电感，有效的降低电感阵列的封装尺寸，产品体积节省50%；多电感的串、并联方式分散了单一磁路的工作强度，有效提高了电感阵列中差模电感的耐直流能力，降低输出信号的纹波系数；多电感的串、并联方式使得电感阵列能够扁平化封装，增大产品的散热面积，提高散热效率，同时这种连接方式采用无触点的连接方式，可以有效的避免电路中感性原件互相连接而不得不引入的干结点，而增大***中的接触电阻，所以能有效降低由***中的接触电阻过大造成的能量损耗，降低温升；同时电感阵列中的共模电感部分被有效利用到差模电感中，把这部分漏感的不利因素转换为差模电感中耐直流能力强的部分，变不利为有利。
附图说明
图1为本发明总体结构示意图；
图2为本发明总体结构的原理示意图；
图3为本发明共模电感Ⅰ的结构示意图；
图4为本发明共模电感Ⅰ的原理示意图；
图5为本发明共模电感Ⅱ的结构示意图；
图6为本发明共模电感Ⅱ的原理示意图；
图7为本发明差模电感Ⅲ的结构示意图；
图8为本发明差模电感Ⅲ的原理示意图；
图9为本发明差模电感Ⅳ的结构示意图；
图10为本发明差模电感Ⅳ的原理示意图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
如图1-10所示，一种有效集成安装的电感阵列结构，包括共模电感和差模电感，所述共模电感包括在磁芯5上缠绕电磁线构成的上线包和下线包，上线包和下线包一侧的输入线圈为输入端，输出线圈为输出端，对应上线包和下线包另一侧的输出线圈为输出端，输入线圈为输入端，上线包和下线包构成一组共模电感。
差模电感包括在磁芯5上缠绕电磁线构成的上线包、下线包，上线包和下线包一侧的两个输入线圈为两个输入端，对应上线包和下线包另一侧的两个输出线圈为两个输出端，上线包和下线包构成一组差模电感。
垂直间隔设置的共模电感Ⅰ1、共模电感Ⅱ2和垂直间隔设置的差模电感Ⅲ3、差模电感Ⅳ4水平对应排列。
本发明提供了集成封装的电感阵列方式，如图1所示，共模电感Ⅰ1和共模电感Ⅱ2两组为并联封装方式，差模电感Ⅲ3和差模电感Ⅳ4两组为串联封装方式，该电感阵列中共模电感、差模电感，并、串联封装方式为总体结构。
在共模电感Ⅰ1和共模电感Ⅱ2的并联封装结构中，并联输入端Ⅰ1-1-1和输入端Ⅱ2-1-1的绕组，分别并入串联差模电感其中之一的差模电感Ⅳ4，充当差模电感Ⅳ4的输出端Ⅳ4-1-2和输出端Ⅳ4-2-2绕组；并联输出端Ⅰ1-2-2和输出端Ⅱ2-2-2绕组，分别并入串联差模电感封装中的另一只差模电感Ⅲ3，充当差模电感Ⅲ3的输入端Ⅲ3-1-1和输入端Ⅲ3-2-1绕组。
图2电感阵列封装的原理图中，左侧为共模电感的输入端和共模电感的输出端，右侧为两组差模电感的负载端，负载输入端和负载输出端。
本发明左侧并联的共模电感封装结构输入端分布在两组共模电感的输入线圈，共模电感封装结构输出端分布在两组共模电感的输出线圈。
两组串联的差模电感分别对应前级并联共模电感的双输入线圈和双输出线圈。
这样集成安装的电感阵列结构方式中，实际由左侧的双并联的共模电感和右侧的双串联差模电感组成，连接方式采用单线连贯流通，各电感中间的连接点被有效的规避掉，降低了电气连接中的接触电阻。
共模电感和差模电感的并联、串联方式，采用单线或双线方式连贯的封装在不同的磁路空间，减小了单一磁路空间的磁饱和、进而提高了电感耐直流能力，同时有效利用了共模电感中的漏感，规避了不良性能，建立了有效的应用。
一种有效集成安装的电感阵列结构的实现方法， 本发明的电感阵列结构方式为：一组共模电感Ⅰ1和一组共模电感Ⅱ2两组并联使用，一组差模电感Ⅲ3和一组差模电感Ⅳ4两组串联使用；
共模电感Ⅰ1和共模电感Ⅱ2的并联封装结构中，并联输入端Ⅰ1-1-1和输入端Ⅱ2-1-1的绕组，分别并入串联差模电感其中之一的差模电感Ⅳ4，充当差模电感Ⅳ4的输出端Ⅳ4-1-2和输出端Ⅳ4-2-2绕组；并联输出端Ⅰ1-2-2和输出端Ⅱ2-2-2绕组，分别并入串联差模电感封装中的另一只差模电感Ⅲ3，充当差模电感Ⅲ3的输入端Ⅲ3-1-1和输入端Ⅲ3-2-1绕组；
并联的两组共模电感Ⅰ1和共模电感Ⅱ2中的寄生漏感能够被电感阵列有效利用，将不利参数变为有利参数；
串联的两组差模电感Ⅲ3和差模电感Ⅳ4，能够有效的提高差模电感的电感量，同时由于串联结构是将单组磁路中转换成双磁路串联，也有效提高了差模电感的总体耐直流能力，减少了差模电感在直流叠加状态下有感量下降的部分；
两组共模电感和两组差模电感之间采用无触点的连接方式，即，共模电感Ⅰ1和共模电感Ⅱ2上线包的输出端分别与差模电感Ⅳ4上、下线包的输入端连接方式为无触点连接；
共模电感Ⅰ1和共模电感Ⅱ2下线包输入端分别与差模电感Ⅲ3上、下线包连接方式为无触点连接；
采用无触点的连接方式能够有效的降低电路中感性原件互相连接而不得不引入的干结点，从而增大***中的接触电阻，有效降低由***中的接触电阻过大造成的能量损耗。
应用实施例，如图2所示，电感阵列的输入端为并联共模电感的输入端接入***的输入信号，电感阵列的输出端接负载，由于电感阵列中共模电感和差模电感的存在，使得***输出的信号在进入负载之前，能够被有效的滤除掉共模干扰信号和差模干扰信号，保证用电负载端能够稳定的工作；而漏感和差模电感的存在，又能配合***中固有电感和电容的匹配参数，这样***能够工作在谐振点，从而使***的输出功率最大、损耗最小。

Claims (1)

1.一种有效集成安装的电感阵列结构的实现方法，其特征在于：电感阵列结构包括共模电感和差模电感，所述共模电感包括在磁芯（5）上缠绕电磁线构成的上线包和下线包，上线包和下线包一侧的输入线圈为输入端，输出线圈为输出端，对应上线包和下线包另一侧的输出线圈为输出端，输入线圈为输入端；
所述差模电感包括在磁芯（5）上缠绕电磁线构成的上线包、下线包，上线包和下线包一侧的两个输入线圈为两个输入端，对应上线包和下线包另一侧的两个输出线圈为两个输出端，其特征在于：
垂直间隔设置的一组共模电感Ⅰ（1）、一组共模电感Ⅱ（2）和垂直间隔设置的一组差模电感Ⅲ（3）、一组差模电感Ⅳ（4）水平对应排列；
所述共模电感Ⅰ（1）上线包Ⅰ（1-1）输入端Ⅰ（1-1-1）电磁线依次通过上线包Ⅰ（1-1）输出端Ⅰ（1-1-2）、差模电感Ⅳ（4）上线包Ⅳ（4-1）输入端Ⅳ（4-1-1），从上线包Ⅳ（4-1）输出端Ⅳ（4-1-2）输出；
共模电感Ⅱ（2）上线包Ⅱ（2-1）输入端Ⅱ（2-1-1）电磁线依次通过上线包Ⅱ（2-1）输出端Ⅱ（2-1-2）、差模电感Ⅳ（4）下线包Ⅳ（4-2）输入端Ⅳ（4-2-1），从下线包Ⅳ（4-2）输出端Ⅳ（4-2-2）输出；
差模电感Ⅲ（3）上线包Ⅲ（3-1）输入端Ⅲ（3-1-1）电磁线依次通过上线包Ⅲ（3-1）输出端Ⅲ（3-1-2）、共模电感Ⅰ（1）下线包Ⅰ（1-2）输入端Ⅰ（1-2-1），从下线包Ⅰ（1-2）输出端Ⅰ（1-2-2）输出；
差模电感Ⅲ（3）下线包Ⅲ（3-2）输入端Ⅲ（3-2-1）电磁线依次通下线包Ⅲ（3-2）输出端Ⅲ（3-2-2）、共模电感Ⅱ（2）下线包Ⅱ（2-2）输入端Ⅱ（2-2-1），从下线包Ⅱ（2-2）输出端Ⅱ（2-2-2）输出；
电感阵列结构方式为：一组共模电感Ⅰ（1）和一组共模电感Ⅱ（2）两组并联使用，一组差模电感Ⅲ（3）和一组差模电感Ⅳ（4）两组串联使用；
共模电感Ⅰ（1）和共模电感Ⅱ（2）的并联封装结构中，并联输入端Ⅰ（1-1-1）和输入端Ⅱ（2-1-1）的绕组，分别并入串联差模电感其中之一的差模电感Ⅳ（4），充当差模电感Ⅳ（4）的输出端Ⅳ（4-1-2）和输出端Ⅳ（4-2-2）绕组；并联输出端Ⅰ（1-2-2）和输出端Ⅱ（2-2-2）绕组，分别并入串联差模电感封装中的另一只差模电感Ⅲ（3），充当差模电感Ⅲ（3）的输入端Ⅲ（3-1-1）和输入端Ⅲ（3-2-1）绕组；
并联的两组共模电感Ⅰ（1）和共模电感Ⅱ（2）中的寄生漏感能够被电感阵列有效利用，将不利参数变为有利参数；
串联的两组差模电感Ⅲ（3）和差模电感Ⅳ（4），能够有效的提高差模电感的电感量，同时由于串联结构是将单组磁路中转换成双磁路串联，也有效提高了差模电感的总体耐直流能力，减少了差模电感在直流叠加状态下有感量下降的部分；
两组共模电感和两组差模电感之间采用无触点的连接方式，即，共模电感Ⅰ（1）和共模电感Ⅱ（2）上线包的输出端分别与差模电感Ⅳ（4）上、下线包的输入端连接方式为无触点连接；
共模电感Ⅰ（1）和共模电感Ⅱ（2）下线包输入端分别与差模电感Ⅲ（3）上、下线包连接方式为无触点连接；
采用无触点的连接方式能够有效的降低电路中感性原件互相连接而不得不引入的干结点，从而增大***中的接触电阻，有效降低由***中的接触电阻过大造成的能量损耗。
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