CN111403266B - 沟槽的外延填充方法 - Google Patents

沟槽的外延填充方法 Download PDF

Info

Publication number
CN111403266B
CN111403266B CN202010326164.9A CN202010326164A CN111403266B CN 111403266 B CN111403266 B CN 111403266B CN 202010326164 A CN202010326164 A CN 202010326164A CN 111403266 B CN111403266 B CN 111403266B
Authority
CN
China
Prior art keywords
layer
epitaxial
hard mask
trench
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010326164.9A
Other languages
English (en)
Other versions
CN111403266A (zh
Inventor
李�昊
侯翔宇
杨继业
管子豪
赵龙杰
陆怡
邢军军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010326164.9A priority Critical patent/CN111403266B/zh
Publication of CN111403266A publication Critical patent/CN111403266A/zh
Application granted granted Critical
Publication of CN111403266B publication Critical patent/CN111403266B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了一种沟槽的外延填充方法，包括：步骤一、在半导体衬底表面形成硬质掩膜层；步骤二、光刻定义出沟槽的形成区域并对硬质掩膜层进行刻蚀；步骤三、以硬质掩膜层为掩膜对半导体衬底进行刻蚀形成所述沟槽；步骤四、将各平台区域的硬质掩膜层的横向尺寸从两侧向中间横向缩小；步骤五、选择性外延生长第一外延层将所述沟槽完全填充，通过步骤四中将硬质掩膜层的横向尺寸缩小减少台阶外延层的应力并减少或消除应力缺陷。本发明能台阶外延层的应力以及由应力产生的缺陷，能增加工艺窗口，利于器件尺寸缩小，能减少填充难度，增加产能。

Description

沟槽的外延填充方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种沟槽的外延填充方法。
背景技术
如图1A至图1F所示，是现有第一种沟槽的外延填充方法各步骤中的器件结构示意图；现有第一种沟槽的外延填充方法包括如下步骤：
步骤一、如图1A所示，提供半导体衬底101，在所述半导体衬底101表面形成硬质掩膜层103。
通常，在所述半导体衬底101的表面上还形成有第二外延层102，后续的沟槽104形成于所述半导体衬底101中。
所述半导体衬底101为硅衬底。所述第二外延层102为硅外延层；后续形成的第一外延层106为硅外延层。
所述硬质掩膜层103由第一氧化层1031、第二氮化层1032和第三氧化层1033叠加而成。
步骤二、如图1B所示，光刻定义出沟槽104的形成区域，对所述硬质掩膜层103进行刻蚀将所述沟槽104的形成区域的所述硬质掩膜层103去除以及将所述沟槽104之间的平台区域的所述硬质掩膜层103保留。
步骤三、如图1B所示，以所述硬质掩膜层103为掩膜对所述半导体衬底101进行刻蚀形成所述沟槽104。
同一所述半导体衬底101上形成有多个所述沟槽104，所述沟槽104和所述平台区域交替排列，由一个所述沟槽104的宽度和一个相邻的所述平台区域的宽度的和作为的步进(Pitch)。
通常，所述第三氧化层1033作为形成所述沟槽104时的刻蚀阻挡层，所述第三氧化层1033的厚度满足在刻蚀形成所述沟槽104之后依然保留有部分厚度。
如图1C所示，所述沟槽104的刻蚀工艺完成之后将保留的所述第三氧化层1033去除。
在去除所述第三氧化层1033之后，还包括步骤：
如图1C所示，在所述沟槽104的内侧表面形成牺牲氧化层5；
如图1D所示，之后再去除所述牺牲氧化层5。在去除所述牺牲氧化层5的过程中会对所述第二氮化层1032底部的所述第一氧化层1031产生一定的横向刻蚀并形成底切(undercut)结构。
之后，如图1E所示，去除所述第二氮化层1032。由保留的所述第一氧化层1031作为后续工艺中的所述硬质掩膜层103。
步骤四、如图1F所示，选择性外延生长第一外延层106将所述沟槽104完全填充；在各所述平台区域，所述第一外延层106还会延伸到所述硬质掩膜层103表面，延伸到所述硬质掩膜层103表面上的所述第一外延层106为台阶外延层，所述台阶外延层会在所述第一外延层106内产生应力并容易形成应力缺陷，这主要是因为，所述台阶外延层和其他区域的所述第一外延层106的底部结构不同，所述台阶外延层在所述硬质掩膜层103上成膜时的晶格结构容易和其他区域的所述第一外延层106的晶格结构不同从而容易产生应力及缺陷。
图1F中，所述平台区域两侧的所述沟槽104中形成的所述第一外延层106在所述硬质掩膜层103即第一氧化层1031的顶部并没有横向接触。台阶外延层的形成区域如虚线框106a所示，所述平台区域顶部的相邻两个所述第一外延层106的间隔区域如虚线框107所示。
如图3A所示，为图1F对应的器件的侧视图，图3A的视角和图1F的剖面垂直，可以看出，在虚线圆108中会出现应力缺陷。
图3B也为图1F对应的器件的侧视图，图3B的视角和图1F的剖面垂直线具有一定的角度，图3B中还显示了位于所述第一氧化层1031顶部的所述台阶外延层的厚度为1.79微米。
通常，具有所述虚线框107时，所述硬质掩膜层103不会影响到所述台阶外延层的厚度，所述台阶外延层所带来的的应力也不会显著增加。随着器件的尺寸不断缩小，所述平台区域的尺寸也会不断缩小，这就容易使平台区域上的两个相邻沟槽延伸过来的台阶外延层产生接触，这一情形对应于现有第二种方法，如图2所示，是现有第二种沟槽的外延填充方法沟槽填充后的器件结构示意图；和现有第一种方法的区别之处为，现有第二种方法中，在步骤四中，选择性外延生长完成后，第一外延层106除了将所述沟槽104完全填充外，所述平台区域的两侧的所述台阶外延层会接触，使所有沟槽104中的所述第一外延层106连接形成一个整体结构；图2中所述台阶外延层的形成区域如标记106b对应的虚线框所示。由于所述平台区域顶部的所述第一外延层106接触后，所述第一氧化层1031顶部的外延层会直接在底部的外延层上生长，这会大大加快所述第一氧化层1031顶部的外延层的生长速度，从而会使所述第一氧化层1031顶部的台阶外延层的厚度增加，台阶外延层累积的应力也会增加也即台阶外延层的厚度越厚时，会对所述台阶外延层外即其他区域的所述第一外延层106产生应力作用的所述台阶外延层的体积也越大，最后对其他区域的所述第一外延层106的累积应力也会越大，最后会使台阶外延层的应力在整个所述第一外延层106内蔓延，并最后导致器件失效。
如图4A所示，为图2对应的器件的侧视图，图4A的视角和图2的剖面垂直线具有一定的角度，可以看出，相邻沟槽104之间的所述台阶外延层106a会接触，图4A中，还显示了在接触位置的区域中还形成有空洞19。
图4B是图4A的放大照片，图4B中还显示了位于所述第一氧化层1031顶部的所述台阶外延层的厚度为2123nm即2.123微米，和图3B相比，图4B中的所述台阶外延层的厚度会增加，这会增加应力和增加由应力所产生的缺陷。
比较上述两种方法可知，现有第二种方法会产生更多的应力和应力缺陷，故现有改进的方法通常是尽量延长所述硬质掩膜层103的位于所述平台区域上的宽度，从而防止所述平台区域两侧的所述台阶外延层合并，即避免现有第二种方法的情形出现，而直接实现现有第一种方法。但是所述硬质掩膜层103的最大宽度由单元结构(Cell)的Pitch及沟槽104尺寸确定，能够做的只是尽量控制工艺过程中的底切，减少硬掩膜层长度的损失。实验证明这种方式是有帮助的。但是随着Pitch的不断缩小，硬掩膜层本身的尺寸也在大幅下降。这种方法的改善空间较为有限。
发明内容
本发明所要解决的技术问题是提供一种沟槽的外延填充方法，能减少填充沟槽的外延层的应力以及由应力带来的缺陷。
为解决上述技术问题，本发明提供的沟槽的外延填充方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底表面形成硬质掩膜层。
步骤二、光刻定义出沟槽的形成区域，对所述硬质掩膜层进行刻蚀将所述沟槽的形成区域的所述硬质掩膜层去除以及将所述沟槽之间的平台区域的所述硬质掩膜层保留。
步骤三、以所述硬质掩膜层为掩膜对所述半导体衬底进行刻蚀形成所述沟槽。
步骤四、将各所述平台区域的所述硬质掩膜层的横向尺寸从两侧向中间横向缩小并使对应的所述半导体衬底的表面暴露。
步骤五、选择性外延生长第一外延层将所述沟槽完全填充，所述第一外延层在所述沟槽的内侧表面对应的所述半导体衬底表面上以及所述平台区域暴露的所述半导体衬底表面上同时生长；在各所述平台区域，所述第一外延层还会延伸到所述硬质掩膜层表面，延伸到所述硬质掩膜层表面上的所述第一外延层为台阶外延层，所述台阶外延层会在所述第一外延层内产生应力，所述硬质掩膜层的横向尺寸越小所述台阶外延层所产生的应力越小，所述台阶外延层所产生的应力越小所产生的应力缺陷越少，步骤四中将所述硬质掩膜层的横向尺寸缩小到使应力缺陷减少到工艺要求值以下或消除。
进一步的改进是，还包括步骤：
步骤六、采用以所述硬质掩膜层为停止层的化学机械研磨工艺对所述第一外延层进行研磨。
步骤七、去除所述硬质掩膜层。
进一步的改进是，步骤四中所述硬质掩膜层的横向尺寸的最小值还要求满足作为所述化学机械研磨工艺的停止层的要求。
进一步的改进是，同一所述半导体衬底上形成有多个所述沟槽，所述沟槽和所述平台区域交替排列，由一个所述沟槽的宽度和一个相邻的所述平台区域的宽度的和作为的步进，步骤四中，各所述平台区域上的所述硬质掩膜层的横向尺寸缩小到所述步进的5％～80％。
进一步的改进是，步骤四中，各所述平台区域上的所述硬质掩膜层的横向尺寸缩小到所述步进的30％。
进一步的改进是，在所述半导体衬底的表面上还形成有第二外延层，所述沟槽形成于所述半导体衬底中。
进一步的改进是，所述半导体衬底为硅衬底，所述第二外延层为硅外延层。
进一步的改进是，所述第一外延层为硅外延层。
进一步的改进是，所述沟槽的外延填充方法用于形成超级结，所述第一外延层具有第二导电类型掺杂，所述第二外延层具有第一导电类型掺杂，由填充于所述沟槽中的所述第一外延层组成第二导电类型柱，由所述沟槽之间的所述第二外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进一步的改进是，步骤一中所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成。
所述第三氧化层作为步骤三中形成所述沟槽时的刻蚀阻挡层，所述第三氧化层的厚度满足在刻蚀形成所述沟槽之后依然保留有部分厚度，保留的所述第三氧化层在步骤三的所述沟槽的刻蚀工艺完成之后去除。
进一步的改进是，在去除所述第三氧化层之后，还包括在所述沟槽的内侧表面形成牺牲氧化层之后再去除所述牺牲氧化层的步骤。
进一步的改进是，步骤四中，所述硬质掩膜层的横向尺寸的缩小采用如下步骤实现：
以所述第二氮化层为掩膜，对所述第一氧化层进行湿法刻蚀来将所述第一氧化层的横向尺寸缩小到所需要的值。
去除所述第二氮化层，以剩余的所述第一氧化层作为横向尺寸缩小的所述硬质掩膜层。
进一步的改进是，所述沟槽的深度为1微米～100微米，所述第二外延层的厚度大于所述沟槽的深度；所述沟槽的开口宽度为0.1微米～20微米。
进一步的改进是，步骤一中，所述第一氧化层的厚度为
Figure BDA0002463299440000051
所述第二氮化层的厚度为
Figure BDA0002463299440000052
所述第三氧化层的厚度为0.5微米～3微米。
进一步的改进是，步骤五中，所述选择性外延生长采用边刻蚀边生长的方式填充所述沟槽。
本发明针对沟槽的外延填充工艺中延伸到硬质掩膜层上的外延层即台阶外延层会对整个第一外延层产生较大应力并从而会产生应力缺陷的技术问题，本发明在沟槽刻蚀完成之后，第一外延层的选择性外延生长之前，将平台区域的硬质掩膜层的横向尺寸进行缩小，这样就能减少位于硬质掩膜层表面上的台阶外延层的横向尺寸，由于台阶外延层的横向尺寸越大所产生的应力也会越大，本发明通过减少台阶外延层的横向尺寸则能实现应力的减少，最后也能减少由于应力所产生的缺陷即应力缺陷。
和现有方法相比，本发明不需要通过增加平台区域的硬质掩膜层的宽度实现，相反是通过缩小平台区域的硬质掩膜层的宽度实现，这样使得本发明的工艺窗口能得到很大增加，不会受到器件的尺寸不断缩小的限制，有利于器件尺寸缩小。
另外，在采用选择性外延生长工艺对沟槽进行填充的过程是边生长边刻蚀的过程，在对硬质掩膜层进行横向尺寸缩小之后，有利于在沟槽填充过程中对沟槽顶部开口的刻蚀，能很好的防止沟槽顶部封口，故本发明还能降低工艺难度，最后能减少填充时间，增加产能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1F是现有第一种沟槽的外延填充方法的各步骤中器件结构示意图；
图2是现有第二种沟槽的外延填充方法沟槽填充后的器件结构示意图；
图3A-图3B是现有第一种方法形成的沟槽填充后的器件照片；
图4A-图4B是现有第二种方法形成的沟槽填充后的器件照片；
图5是本发明实施例沟槽的外延填充方法的流程图；
图6A-图6H是本发明实施例沟槽的外延填充方法各步骤中的器件结构示意图；
图7A-图7B是本发明实施例方法形成的沟槽填充后的器件照片。
具体实施方式
如图5所示，是本发明实施例沟槽的外延填充方法的流程图；如图6A至图6H所示，是本发明实施例沟槽的外延填充方法各步骤中的器件结构示意图；本发明实施例沟槽的外延填充方法包括如下步骤：
步骤一、如图6A所示，提供半导体衬底1，在所述半导体衬底1表面形成硬质掩膜层3。
本发明实施例中，在所述半导体衬底1的表面上还形成有第二外延层2，后续的沟槽4形成于所述半导体衬底1中。
通常，所述半导体衬底1为硅衬底。所述第二外延层2为硅外延层；后续形成的第一外延层6为硅外延层。
所述硬质掩膜层3由第一氧化层31、第二氮化层32和第三氧化层33叠加而成。
步骤二、如图6B所示，光刻定义出沟槽4的形成区域，对所述硬质掩膜层3进行刻蚀将所述沟槽4的形成区域的所述硬质掩膜层3去除以及将所述沟槽4之间的平台区域的所述硬质掩膜层3保留。
步骤三、如图6B所示，以所述硬质掩膜层3为掩膜对所述半导体衬底1进行刻蚀形成所述沟槽4。
同一所述半导体衬底1上形成有多个所述沟槽4，所述沟槽4和所述平台区域交替排列，由一个所述沟槽4的宽度和一个相邻的所述平台区域的宽度的和作为的步进。
由图6B所示可知，所述平台区域的顶部宽度为L1，所述平台区域顶部保留的所述硬质掩膜层3的宽度也为L1。
本发明实施例中，所述第三氧化层33作为形成所述沟槽4时的刻蚀阻挡层，所述第三氧化层33的厚度满足在刻蚀形成所述沟槽4之后依然保留有部分厚度。
如图6C所示，所述沟槽4的刻蚀工艺完成之后将保留的所述第三氧化层33去除。
在去除所述第三氧化层33之后，还包括步骤：
如图6C所示，在所述沟槽4的内侧表面形成牺牲氧化层5；
如图6D所示，之后再去除所述牺牲氧化层5。
步骤四、将各所述平台区域的所述硬质掩膜层3的横向尺寸从两侧向中间横向缩小并使对应的所述半导体衬底1的表面暴露。
本发明实施例中，各所述平台区域上的所述硬质掩膜层3的横向尺寸缩小到所述步进的5％～80％。较佳选择为，各所述平台区域上的所述硬质掩膜层3的横向尺寸缩小到所述步进的30％。
步骤四中所述硬质掩膜层3的横向尺寸的最小值还要求满足作为所述化学机械研磨工艺的停止层的要求。
所述硬质掩膜层3的横向尺寸的缩小采用如下步骤实现：
如图6E所示，以所述第二氮化层32为掩膜，对所述第一氧化层31进行湿法刻蚀来将所述第一氧化层31的横向尺寸缩小到所需要的值，图6E中，所述第一氧化层31缩小后的横向尺寸为L2。
如图6F所示，去除所述第二氮化层32，以剩余的所述第一氧化层31作为横向尺寸缩小的所述硬质掩膜层3。
步骤五、如图6G所示，选择性外延生长第一外延层6将所述沟槽4完全填充，所述第一外延层6在所述沟槽4的内侧表面对应的所述半导体衬底1表面上以及所述平台区域暴露的所述半导体衬底1表面上同时生长；在各所述平台区域，所述第一外延层6还会延伸到所述硬质掩膜层3表面，延伸到所述硬质掩膜层3表面上的所述第一外延层6为台阶外延层，所述台阶外延层会在所述第一外延层6内产生应力，所述硬质掩膜层3的横向尺寸越小所述台阶外延层所产生的应力越小，所述台阶外延层所产生的应力越小所产生的应力缺陷越少，步骤四中将所述硬质掩膜层3的横向尺寸缩小到使应力缺陷减少到工艺要求值以下或消除。
所述选择性外延生长采用边刻蚀边生长的方式填充所述沟槽4。所述选择性外延生长工艺中的刻蚀是通过通入HCl气体实现，由图6F所示可知，所述第一氧化层31的横向尺寸缩小后，被HCl刻蚀的所述第二外延层2的区域面积增加，这样能防止在所述沟槽4的顶部形成封口，从而能降低沟槽填充工艺的难度。
由图6G所示可知，所述第一外延层6会延伸到整个所述平台区域上，在所述平台区域上的所述第一外延层6如虚线框7所示；位于所述硬质掩膜层3即剩余的所述第一氧化层31表面上的台阶外延层如虚线框8所示。由于直接在所述第二外延层2表面上形成的所述第一外延层6和在所述第一氧化层31表面上形成的所述第一外延层6即台阶外延层的晶格结构会有差异，故会产生应力，本发明实施例通过缩小虚线框7所示区域的横向尺寸之后，能将台阶外延层的横向尺寸减少，从而能降低由台阶外延层所产生的应力；而且，通过台阶外延层的横向尺寸的调节，能使由台阶外延层所产生的应力所带来的应力缺陷降低或消除。比较图6G和图2所示可知，如果所述平台区域的宽度相等的话，图6G的虚线框8所示区域的宽度会小于图2中的虚线框106b所示区域的宽度，故所述台阶外延层的宽度会减少，图6G中虚线框7对应的整个所述平坦区域上的所述第一外延层6中仅由部分区域为晶格结构具有差异的所述台阶外延层，而图2中在在虚线框106b对应的整个平台区域上都为所述台阶外延层，故本发明实施例的所述台阶外延层的横向宽度会大大减少，最后累积的应力也会大大减少，从而能降低对应的应力缺陷。
还包括步骤：
步骤六、如图6H所示，采用以所述硬质掩膜层3为停止层的化学机械研磨工艺对所述第一外延层6进行研磨。
步骤七、如图6H所示，去除所述硬质掩膜层3。
本发明实施例方法中，所述沟槽4的外延填充方法用于形成超级结，所述第一外延层6具有第二导电类型掺杂，所述第二外延层2具有第一导电类型掺杂，由填充于所述沟槽4中的所述第一外延层6组成第二导电类型柱，由所述沟槽4之间的所述第二外延层2组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
为了更详细的说明本发明实施例方法，下面以更加具体的参数来说明：
所述沟槽4的深度为1微米～100微米，典型值为40微米。
所述第二外延层2的厚度大于所述沟槽4的深度。
所述沟槽4的开口宽度为0.1微米～20微米，典型值为4微米；所述沟槽4之间的间距即L1的典型值为5微米。
所述第一氧化层31的厚度为
Figure BDA0002463299440000091
所述第二氮化层32的厚度为
Figure BDA0002463299440000092
Figure BDA0002463299440000093
所述第三氧化层33的厚度为0.5微米～3微米。
所述牺牲氧化层5的厚度为
Figure BDA0002463299440000094
典型值为
Figure BDA0002463299440000095
本发明实施例针对沟槽4的外延填充工艺中延伸到硬质掩膜层3上的外延层即台阶外延层会对整个第一外延层6产生较大应力并从而会产生应力缺陷的技术问题，本发明实施例在沟槽4刻蚀完成之后，第一外延层6的选择性外延生长之前，将平台区域的硬质掩膜层3的横向尺寸进行缩小，这样就能减少位于硬质掩膜层3表面上的台阶外延层的横向尺寸，由于台阶外延层的横向尺寸越大所产生的应力也会越大，本发明实施例通过减少台阶外延层的横向尺寸则能实现应力的减少，最后也能减少由于应力所产生的缺陷即应力缺陷。
另外，在采用选择性外延生长工艺对沟槽4进行填充的过程是边生长边刻蚀的过程，在对硬质掩膜层3进行横向尺寸缩小之后，有利于在沟槽4填充过程中对沟槽4顶部开口的刻蚀，能很好的防止沟槽4顶部封口，故本发明实施例还能降低工艺难度，最后能减少填充时间，增加产能。
如图7A所示，是本发明实施例方法形成的沟槽填充后的器件照片；图7B是图7A在所述台阶外延层处的放大照片，可以看出，本发明实施例中很好的实现了位于所述第一氧化层31顶部的所述台阶外延层的横向尺寸的缩小如虚线框8所示，从而没有出现应力缺陷。本发明实施例中，由于所述第一氧化层31的横向尺寸本来就小，故允许相邻的所述沟槽4之间的所述第一外延层6在所述第一氧化层31的顶部完全融合，图7B中显示了所述第一氧化层31顶部的所述第一外延层6的厚度为3.21微米。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽的外延填充方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底表面形成硬质掩膜层；
步骤二、光刻定义出沟槽的形成区域，对所述硬质掩膜层进行刻蚀将所述沟槽的形成区域的所述硬质掩膜层去除以及将所述沟槽之间的平台区域的所述硬质掩膜层保留；
步骤三、以所述硬质掩膜层为掩膜对所述半导体衬底进行刻蚀形成所述沟槽；
步骤四、将各所述平台区域的所述硬质掩膜层的横向尺寸从两侧向中间横向缩小并使对应的所述半导体衬底的表面暴露；
步骤五、选择性外延生长第一外延层将所述沟槽完全填充，所述第一外延层在所述沟槽的内侧表面对应的所述半导体衬底表面上以及所述平台区域暴露的所述半导体衬底表面上同时生长；在各所述平台区域，所述第一外延层还会延伸到所述硬质掩膜层表面，延伸到所述硬质掩膜层表面上的所述第一外延层为台阶外延层，所述台阶外延层会在所述第一外延层内产生应力，所述硬质掩膜层的横向尺寸越小所述台阶外延层所产生的应力越小，所述台阶外延层所产生的应力越小所产生的应力缺陷越少，步骤四中将所述硬质掩膜层的横向尺寸缩小到使应力缺陷减少到工艺要求值以下或消除。
2.如权利要求1所述的沟槽的外延填充方法，其特征在于，还包括步骤：
步骤六、采用以所述硬质掩膜层为停止层的化学机械研磨工艺对所述第一外延层进行研磨；
步骤七、去除所述硬质掩膜层。
3.如权利要求2所述的沟槽的外延填充方法，其特征在于：步骤四中所述硬质掩膜层的横向尺寸的最小值还要求满足作为所述化学机械研磨工艺的停止层的要求。
4.如权利要求1或3所述的沟槽的外延填充方法，其特征在于：同一所述半导体衬底上形成有多个所述沟槽，所述沟槽和所述平台区域交替排列，由一个所述沟槽的宽度和一个相邻的所述平台区域的宽度的和作为的步进，步骤四中，各所述平台区域上的所述硬质掩膜层的横向尺寸缩小到所述步进的5％～80％。
5.如权利要求4所述的沟槽的外延填充方法，其特征在于：步骤四中，各所述平台区域上的所述硬质掩膜层的横向尺寸缩小到所述步进的30％。
6.如权利要求2所述的沟槽的外延填充方法，其特征在于：在所述半导体衬底的表面上还形成有第二外延层，所述沟槽形成于所述半导体衬底中。
7.如权利要求6所述的沟槽的外延填充方法，其特征在于：所述半导体衬底为硅衬底，所述第二外延层为硅外延层。
8.如权利要求7所述的沟槽的外延填充方法，其特征在于：所述第一外延层为硅外延层。
9.如权利要求8所述的沟槽的外延填充方法，其特征在于：所述沟槽的外延填充方法用于形成超级结，所述第一外延层具有第二导电类型掺杂，所述第二外延层具有第一导电类型掺杂，由填充于所述沟槽中的所述第一外延层组成第二导电类型柱，由所述沟槽之间的所述第二外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
10.如权利要求8或9所述的沟槽的外延填充方法，其特征在于：步骤一中所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成；
所述第三氧化层作为步骤三中形成所述沟槽时的刻蚀阻挡层，所述第三氧化层的厚度满足在刻蚀形成所述沟槽之后依然保留有部分厚度，保留的所述第三氧化层在步骤三的所述沟槽的刻蚀工艺完成之后去除。
11.如权利要求10所述的沟槽的外延填充方法，其特征在于：在去除所述第三氧化层之后，还包括在所述沟槽的内侧表面形成牺牲氧化层之后再去除所述牺牲氧化层的步骤。
12.如权利要求10所述的沟槽的外延填充方法，其特征在于：步骤四中，所述硬质掩膜层的横向尺寸的缩小采用如下步骤实现：
以所述第二氮化层为掩膜，对所述第一氧化层进行湿法刻蚀来将所述第一氧化层的横向尺寸缩小到所需要的值；
去除所述第二氮化层，以剩余的所述第一氧化层作为横向尺寸缩小的所述硬质掩膜层。
13.如权利要求12所述的沟槽的外延填充方法，其特征在于：所述沟槽的深度为1微米～100微米，所述第二外延层的厚度大于所述沟槽的深度；所述沟槽的开口宽度为0.1微米～20微米。
14.如权利要求13所述的沟槽的外延填充方法，其特征在于：步骤一中，所述第一氧化层的厚度为
Figure FDA0003529553110000031
所述第二氮化层的厚度为
Figure FDA0003529553110000032
所述第三氧化层的厚度为0.5微米～3微米。
15.如权利要求1所述的沟槽的外延填充方法，其特征在于：步骤五中，所述选择性外延生长采用边刻蚀边生长的方式填充所述沟槽。
CN202010326164.9A 2020-04-23 2020-04-23 沟槽的外延填充方法 Active CN111403266B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010326164.9A CN111403266B (zh) 2020-04-23 2020-04-23 沟槽的外延填充方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010326164.9A CN111403266B (zh) 2020-04-23 2020-04-23 沟槽的外延填充方法

Publications (2)

Publication Number Publication Date
CN111403266A CN111403266A (zh) 2020-07-10
CN111403266B true CN111403266B (zh) 2022-06-21

Family

ID=71431721

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010326164.9A Active CN111403266B (zh) 2020-04-23 2020-04-23 沟槽的外延填充方法

Country Status (1)

Country Link
CN (1) CN111403266B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885858A (zh) * 2021-03-31 2021-06-01 华虹半导体(无锡)有限公司 Cmos图像传感器及其制造方法
CN113224093B (zh) * 2021-04-09 2022-08-16 华虹半导体(无锡)有限公司 孔洞的硅外延填充方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101640171A (zh) * 2008-08-01 2010-02-03 富士电机电子技术株式会社 半导体器件制造方法
CN104103519A (zh) * 2013-04-11 2014-10-15 茂达电子股份有限公司 半导体功率器件的制作方法
CN107946175A (zh) * 2017-11-06 2018-04-20 上海华虹宏力半导体制造有限公司 沟槽外延的填充方法
CN109148281A (zh) * 2018-07-11 2019-01-04 上海华虹宏力半导体制造有限公司 硬掩膜结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517556B1 (ko) * 2003-01-24 2005-09-28 삼성전자주식회사 반도체 소자의 소자 분리막 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101640171A (zh) * 2008-08-01 2010-02-03 富士电机电子技术株式会社 半导体器件制造方法
CN104103519A (zh) * 2013-04-11 2014-10-15 茂达电子股份有限公司 半导体功率器件的制作方法
CN107946175A (zh) * 2017-11-06 2018-04-20 上海华虹宏力半导体制造有限公司 沟槽外延的填充方法
CN109148281A (zh) * 2018-07-11 2019-01-04 上海华虹宏力半导体制造有限公司 硬掩膜结构

Also Published As

Publication number Publication date
CN111403266A (zh) 2020-07-10

Similar Documents

Publication Publication Date Title
US9536999B2 (en) Semiconductor device with control structure including buried portions and method of manufacturing
CN112928058B (zh) Cis器件的深沟槽隔离形成方法、半导体器件结构
CN111403266B (zh) 沟槽的外延填充方法
JP4455618B2 (ja) 半導体装置の製造方法
TW201911389A (zh) 鰭式場效電晶體的製造方法
JP2024023969A (ja) 炭化珪素基板
JP4879545B2 (ja) 半導体基板の製造方法
JP5217118B2 (ja) 炭化珪素半導体装置の製造方法
JP2007184570A (ja) 半導体素子及びその製造方法
KR100412180B1 (ko) 반도체 장치의 제조 방법
US9991347B2 (en) Semiconductor device having a cavity
CN107946175B (zh) 沟槽外延的填充方法
CN109148560B (zh) 沟槽型超级结的制造方法
JP4764999B2 (ja) 半導体素子の製造方法
JP2001351865A (ja) 半導体装置の製造方法
JP2005142335A (ja) 半導体素子の製造方法
JP5397402B2 (ja) 半導体素子の製造方法
US7696601B2 (en) Semiconductor device with SEG film active region
CN113471078A (zh) 一种sgt-mosfet及其制造方法
JP2004363551A (ja) 半導体装置の製造方法
JP3164381B2 (ja) 半導体装置の製造方法
KR100905463B1 (ko) 반도체 장치 및 이의 제조방법
US20240071808A1 (en) Methods for forming semiconductor devices with isolation structures
US20230063087A1 (en) Semiconductor devices and methods of manufacturing thereof
JP2011159917A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant