CN111373532B - 垂直存储器件 - Google Patents

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Abstract

半导体器件包括堆叠在衬底上的第一层堆叠。第一层堆叠包括通过代替源牺牲层而形成的源连接层。半导体器件包括在第一层堆叠中延伸的沟道结构。沟道结构包括与第一层堆叠中的源连接层接触的沟道层。此外，半导体器件包括在第一层堆叠中形成的屏蔽结构。该屏蔽结构包围没有源连接层的层堆叠。

Description

垂直存储器件
背景技术
半导体制造商开发了诸如三维(3D)NAND闪速存储技术等等之类的垂直器件技术，以在不需要较小存储单元的情况下实现较高的数据存储密度。在一些示例中，3D NAND存储器件包括核心区域和阶梯区域。核心区域包括交替的栅极层和绝缘层的堆叠。使用交替的栅极层和绝缘层的堆叠来形成垂直地堆叠的存储单元。阶梯区域包括处于台阶形式的各个栅极层，以有助于形成与各个栅极层的触点。使用触点将驱动电路连接到各个栅极层，以控制所堆叠的存储单元。
发明内容
本公开内容的各方面提供了一种半导体器件。该半导体器件包括堆叠在衬底上的第一层堆叠。第一层堆叠包括源连接层。通过代替源牺牲层来形成源连接层。该半导体器件包括在第一层堆叠中延伸的沟道结构。该沟道结构包括与第一层堆叠中的源连接层接触的沟道层(诸如半导体层)。此外，该半导体器件包括在第一层堆叠中形成的屏蔽结构。该屏蔽结构包围没有所述源连接层的层堆叠。
在一些实施例中，在阶梯区域中形成所述屏蔽结构。由所述屏蔽结构包围的所述区域可以包括一个或多个伪沟道结构。在一些示例中，在两个相邻的栅线切割结构之间设置所述屏蔽结构。在一些实施例中，所述屏蔽结构包括非封闭部分。在一个实施例中，在具有沟道结构的核心区域中设置所述非封闭部分。
在一个实施例中，用具有对所述源牺牲层的大于门限的刻蚀速率选择性的材料来形成所述屏蔽结构。在另一个实施例中，所述屏蔽结构的宽度大于门限宽度。
在一些示例中，所述第一层堆叠包括用于选择晶体管的一个或多个栅极层。
本公开内容的各方面提供了一种用于制造半导体器件的方法。该方法包括：在衬底上，沿着垂直于衬底主表面的第一方向，堆叠包括一个或多个源牺牲层的第一层。然后，该方法包括：形成包围所述源牺牲层的一部分的屏蔽结构。此外，该方法包括：形成沿第一方向延伸到第一层中的沟道结构。所述沟道结构包括被一个或多个绝缘层围绕的沟道层。然后，该方法包括：形成向下到第一层中的牺牲层的栅线切割沟槽，以及经由所述栅线切割沟槽，使用至少源连接层代替所述源牺牲层。所述源牺牲层中被所述屏蔽结构包围的所述部分保留在所述衬底上。
附图说明
当结合附图阅读时，根据以下的详细描述可以最好地理解本公开内容的各方面。应当注意，根据行业中的标准实践，没有按比例来绘制各种特征。实际上，为了讨论的清楚起见，可以任意地增加或减小各种特征的尺寸。
图1A和图1B示出了根据一些实施例的半导体器件的水平截面视图和垂直截面视图。
图1C示出了根据本公开内容的一些实施例的屏蔽结构的截面视图的特写视图。
图1D示出了根据一些实施例的另一种半导体器件的截面视图。
图2A-2C示出了根据一些实施例的屏蔽结构的布局设计示例。
图3示出了概述根据本公开内容的一些实施例的过程示例的流程图。
图4A-4H示出了根据本公开内容的一些实施例的在制造过程期间的半导体器件的垂直截面视图。
图5示出了概述根据本公开内容的一些实施例的过程示例的流程图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的众多不同实施例或示例。下面描述了组件和布置的特定示例，以简化本公开内容。当然，这些仅仅是示例，而不旨在进行限制。例如，在下面的描述中的在第二特征之上或上方形成第一特征可以包括在其中直接接触地形成第一特征和第二特征的实施例，并且还可以包括在其中可以在第一特征与第二特征之间形成另外的特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开内容可以在各种示例中重复参考数字和/或字母。这种重复是出于简单和清楚的目的的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“下面”、“以下”、“下方”、“以上”、“上方”等等之类的空间相对术语来描述如在附图中示出的一个元件或特征与另一个元件或特征的关系。除了在附图中描绘的取向之外，空间相对术语旨在涵盖使用或操作中的器件的不同取向。装置可以以其它方式来取向(旋转90度或者处于其它取向)，并且同样可以相应地解释本文使用的空间相对描述词。
开发了诸如侧壁选择性外延生长(SEG)等等之类的各种制造技术，以制造垂直存储器件。侧壁SEG技术还被称为SWS技术。在半导体器件的制造期间使用SWS技术，以使用外延层代替用于形成垂直存储单元串的层堆叠下方的源牺牲层，该外延层可以用于形成垂直存储单元串的源连接。在代替过程期间，在去除源牺牲层之后并且在完全形成外延层之前，层堆叠可能具有坍塌的风险。
本公开内容提供了用于降低坍塌风险的技术。具体而言，可以形成屏蔽结构以包围源牺牲层的一部分，从而保护源牺牲层的该部分不被去除，因此，源牺牲层的该部分保持在原位以支撑用于形成垂直存储器件的层堆叠。
在一些实施例中，在将第一初始层堆叠堆叠在半导体器件的衬底上之后，形成屏蔽结构。第一初始层堆叠包括源牺牲层。在第一初始层堆叠中形成屏蔽结构以包围牺牲层的一部分。然后，将第二初始层堆叠堆叠在第一初始层堆叠上。第二初始层堆叠包括栅牺牲层。
在形成延伸地穿过第二初始层堆叠和第一初始层堆叠的垂直沟道结构之后，向下形成沟槽直到第一初始层堆叠中的源牺牲层。在一些示例中，沟槽被称为栅极线(GL)切割沟槽或者栅极线狭缝。经由GL切割沟槽，可以去除源牺牲层以形成源连接开口，并且暴露垂直沟道结构的底部部分的侧壁。所暴露的垂直沟道结构的底部部分的侧壁对应于垂直存储单元的串的源极。然后，可以执行SEG以用源连接层填充源连接开口，并与垂直存储单元的沟道形成源连接。当用源连接层代替源牺牲层时，第一初始层堆叠成为用于半导体器件的第一层堆叠。
应当注意到的是，经由GL切割沟槽，可以使用栅极层代替栅牺牲层。当使用栅极层代替栅牺牲层时，第二初始层堆叠成为用于半导体器件的第二层堆叠。
当去除源牺牲层时，存储单元的沟道结构可以支撑核心区域免于坍塌。通常，当在核心区域中形成沟道结构时，可以同时在阶梯区域中形成伪沟道结构。然而，阶梯区域中的伪沟道结构的密度比核心区域中的沟道结构的密度小得多，并且因此，当去除源牺牲层时，阶梯区域可能很脆弱，并具有坍塌的风险。
根据本公开内容的一些方面，可以在阶梯区域中形成屏蔽结构。屏蔽结构可以保护阶梯区域中的源牺牲层的部分在去除源牺牲层期间免于被完全地去除。源牺牲层的其余部分可以使阶梯区域保持稳定，并降低坍塌的风险。
图1A示出了根据本公开内容的一些实施例的半导体器件100的水平截面视图，以及图1B示出了根据本公开内容的一些实施例的半导体器件100的垂直截面视图。半导体器件100包括衬底101(例如，晶圆衬底)、以及在其上形成的电路。衬底101的主表面(例如，晶圆的表面)例如在X方向和Y方向上延伸。水平截面(例如，X-Y平面)平行于衬底101的主表面，而垂直截面(例如，X-Z平面、Y-Z平面)垂直于衬底101的主表面。图1A示出了用于产生图1B中的垂直截面视图的线B-B’；以及图1B示出了用于产生图1A中的水平截面图的线A-A’。
为了简单起见，从截面视图中省略了一些组件。
半导体器件100指代任何适当的器件，例如，存储电路、在半导体芯片上形成有存储电路的半导体芯片(或管芯)、在半导体晶圆上形成有多个半导体管芯的半导体晶圆、半导体芯片堆叠、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装等等。衬底101可以是任何适当的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底101可以是块状晶圆或外延层。
在各个实施例中，半导体器件100包括形成在衬底101上的三维(3D)NAND存储电路。半导体器件100可以包括其它适当的电路(没有示出)(诸如在衬底101或者其它适当的衬底上形成的逻辑电路、电源电路等等)，并与3D NAND存储电路适当地耦合。通常，3D NAND存储电路包括存储阵列和***电路(例如，地址解码器、驱动电路、感测放大器等等)。在核心区域102中将存储阵列形成为垂直存储单元串的阵列。在***区域(没有示出)中形成***电路。除了核心区域102和***区域之外，半导体器件100还包括阶梯区域103，以促进与垂直存储单元串中的存储单元的栅极的接触。垂直存储单元串中的存储单元的栅极与用于NAND存储架构的字线连接。
根据本公开内容的一些方面，在第一层堆叠142中形成屏蔽结构130以包围源牺牲层141的部分，并且在堆叠在第一层堆叠142上的第二层堆叠150中形成垂直存储单元串。第二层堆叠150包括交替地堆叠的栅极层105和绝缘层104。栅极层105和绝缘层104被配置为形成垂直地堆叠的晶体管。在一些示例中，晶体管的堆叠包括存储单元和选择晶体管(诸如底部选择晶体管、顶部选择晶体管等等)。在一些示例中，晶体管的堆叠可以包括一个或多个伪底部选择晶体管。栅极层105对应于晶体管的栅极。栅极层105由诸如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等等之类的栅极堆叠材料制成。绝缘层104由诸如氮化硅、二氧化硅等等之类的绝缘材料制成。
根据本公开内容的一些方面，在核心区域102中形成沟道结构109，并且在阶梯区域103中形成伪沟道结构110。在一些实施例中，沟道结构109中的每一个都具有在Z方向上延伸的柱形形状，其中Z方向垂直于衬底101的主表面的方向。可以沿着X方向和Y方向彼此分离地设置所述多个沟道结构109，并且可以以一些合适的阵列形状进行设置，诸如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的锯齿状阵列形状、蜂巢(例如，六边形)阵列形状等等。在一些实施例中，沟道结构109中的每一个在X-Y平面中具有圆形形状，在X-Z平面和Y-Z平面中具有柱形形状。在一些实施例中，两个GL切口120之间的沟道结构109的数量和布置并不受到限制。
伪沟道结构110具有与沟道结构109类似的结构。在一些实施例中，伪沟道结构110具有与沟道结构109相同的结构和阵列。但是，在本申请中，应当注意到的是，阶梯区域103被配置为形成与存储单元的栅极的触点，并且这些触点不能与伪沟道结构重叠，因此伪沟道结构110的密度远低于沟道结构109的密度。
在一个实施例中，沟道结构109和伪沟道结构110中的每一个由X-Y平面上的圆形的材料形成，并且在Z方向上延伸。例如，伪沟道结构110和沟道结构109中的每一个包括在X-Y平面上具有圆形形状并且在Z方向上延伸的功能层，诸如阻隔绝缘层111(例如，氧化硅)、电荷存储层(例如，氮化硅)112、隧穿绝缘层113(例如，氧化硅)、半导体层114、以及绝缘层115。在一个示例中，在用于伪沟道结构110和沟道结构109的孔的侧壁上形成阻隔绝缘层111(例如，氧化硅)，并且然后从侧壁顺序地堆叠电荷存储层(例如，氮化硅)112、隧穿绝缘层113、半导体层114和绝缘层115。半导体层114可以是任何适当的半导体材料(诸如多晶硅或单晶硅)，并且该半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。绝缘层115由诸如氧化硅和/或氮化硅之类的绝缘材料形成，和/或可以被形成为气隙。
根据本公开内容的一些方面，将伪沟道结构110中的一些伪沟道结构被设置在被屏蔽结构130包围的区域中，并且这些伪沟道结构具有与其它伪沟道结构和沟道结构109不同的端部结构。
在图1A和图1B的示例中，屏蔽结构130包围区域140，伪沟道结构110B和110C在被屏蔽结构130包围的区域140内，以及在用源连接层143代替源牺牲层141期间，伪沟道结构110A和110D在被屏蔽结构130保护的区域140的外部。因此，区域140内部的源牺牲层141保持在原位，并且区域140外部的源牺牲层141已经被源连接层143代替。源牺牲层141的去除还暴露了未被包围在区域140中的沟道结构和伪沟道结构的端部处的半导体层114。如在图1B中示出的，伪沟道结构110B的端部结构119B和伪沟道结构110C的端部结构119C不同于伪沟道结构110A的端部结构119A和伪沟道结构110D的端部结构119D。应当注意到的是，在一些示例中，沟道结构110具有与端部结构119A和119D相似的端部结构。
具体而言，将端部结构119B用作示例，由于伪沟道结构110B在被屏蔽结构130保护的区域140内，因此端部结构119B具有与伪沟道结构110B的另一部分相同的结构(诸如相同的材料层)。例如，端部结构119B包括沿着整个伪沟道结构110B的Z方向延伸的阻隔绝缘层111、电荷存储层112、隧穿绝缘层113、半导体层114和绝缘层115。例如，在没有对屏蔽结构130的保护的情况下，在去除源牺牲层141期间，在沟道结构109与伪沟道结构110A和110D的端部处的沟道结构层(诸如阻隔绝缘层111、电荷存储层112、隧穿绝缘层113等等)中的一些沟道结构层被去除，诸如通过图1B中的端部结构119A和119D示出的。当源连接层143填充到所去除的源牺牲层的所开口的空间中时，可以形成沟道结构109的半导体层114和源连接层143的连接，诸如通过图1B中的端部结构119A和119D示出的。
对屏蔽结构130进行适当地配置(例如，X-Y平面中的适当的材料和适当的宽度)，使得当去除源牺牲层时，不完全地刻蚀掉屏蔽结构130，并且然后可以保护被屏蔽结构130围绕的源牺牲层的一部分(示出为区域140)。在一些示例中，屏蔽结构130由对于源牺牲层的材料具有显著刻蚀速率选择性(例如，大于阈值)的材料适当的形成。在一个示例中，源牺牲层包括被两个氮化硅层夹在中间、并且然后被两个氧化硅层夹在中间的多晶硅层。在另一个示例中，将屏蔽结构130的宽度(W)设计为足够宽(例如，大于门限宽度)，使得源牺牲层的去除不完全地刻蚀掉屏蔽结构130。
在一个实施例中，屏蔽结构130由诸如氧化物层之类的单层形成。在另一个实施例中，屏蔽结构130由多个层形成。在一个示例中，屏蔽结构130由氧化物层和多晶硅层形成。在另一个示例中，屏蔽结构130由氧化铝(AI2O3)层和氧化物层形成。在另一个示例中，屏蔽结构130由氮化硅层和氧化物层形成。在另一个示例中，屏蔽结构130由交替地堆叠的多个氮化硅层和氧化物层形成。
虽然在图1B中将屏蔽结构130的截面示出为矩形形状，但屏蔽结构130可以具有其它的截面形状。图1C根据本公开内容的一些实施例，示出了第一屏蔽结构130-A和第二屏蔽结构130-B的两个截面视图的特写视图。第一屏蔽结构130-A和第二屏蔽结构130-B的截面具有梯形形状。此外，第一屏蔽结构130-A和第二屏蔽结构130-B由多个层形成。
例如，第一屏蔽结构130-A由侧壁衬层131-A和填充物层132-A形成。侧壁衬层131-A覆盖用于屏蔽结构130-A的开口的侧壁，但是不覆盖该开口的底部。第二屏蔽结构130-B由衬层131-B和填充物层132-B形成。衬层131-B覆盖用于屏蔽结构130-B的开口的侧壁和底部。
根据本公开内容的一些方面，在第二堆叠150下方的第一堆叠142(例如，屏蔽结构130和第一堆叠142在Z方向上具有大约相同的高度水平)中形成屏蔽结构130。在Z方向上，第一堆叠142最初包括被源连接层143代替的源牺牲层。在一些示例中，第一堆叠142包括用于伪底部选择晶体管的层(栅极层和绝缘层)。在一些示例中，第一堆叠142包括用于底部选择晶体管的层(栅极层和绝缘层)。在一些示例中，第一堆叠142包括用于存储单元的层(栅极层和绝缘层)。应当注意到的是，当第一堆叠142包括栅极层时，屏蔽结构130可以在所包围的区域140中防止用栅极层代替牺牲栅极层。
根据本公开内容的一些方面，可以在包括源牺牲层的整个堆叠中形成屏蔽结构，该源牺牲层由源连接层、用于伪底部选择晶体管的层(栅极层和绝缘层)、用于底部选择晶体管的层(栅极层和绝缘层)、用于存储单元的层(栅极层和绝缘层)以及用于顶部选择晶体管的层(栅极层和绝缘层)等等来代替。因此，整个堆叠可以被称为第一堆叠，并且在一些示例中不存在第二堆叠。
图1D根据本公开内容的一些实施例，示出了半导体器件100-D的截面视图。半导体器件100-D包括在半导体器件100中的相同的或等同的结构；上面已经提供了对这些结构的描述，故为了清楚起见，这里将省略对其的描述。在图1D的示例中，半导体器件100-D包括在整个堆叠中形成的屏蔽结构130-D，其中该整个堆叠包括由以下层代替的源牺牲层：源连接层、用于伪底部选择晶体管的层(栅极层和绝缘层)、用于底部选择晶体管的层(栅极层和绝缘层)、用于存储单元的层(栅极层和绝缘层)以及用于顶部选择晶体管的层(栅极层和绝缘层)等等。
在一些实施例中，在X-Y平面中，根据掩模中的图案来限定屏蔽结构130。通常，将屏蔽结构130设置在两个GL切割结构120之间并且在阶梯区域103中。在一些实施例中，屏蔽结构130与GL切割结构120间隔开，并且屏蔽结构130与GL切割结构120之间的部分包括可以被配置用于信号路径或电流路径的层(例如，源连接层、栅极层)。
在一个实施例中，屏蔽结构130可以具有围绕某个区域，以保护该区域中的源牺牲层在用于源牺牲层的去除过程期间免于被刻蚀掉的封闭图案。因此，当去除相邻区域的源牺牲层时，屏蔽结构130和源牺牲层的被屏蔽结构130保护的部分可以支撑相邻区域，并且降低坍塌的风险。在另一个实施例中，屏蔽结构130不具有封闭的图案。对屏蔽结构130进行适当地配置(具有相对大的宽度)，并且在针对源牺牲层的去除过程期间没有完全刻蚀掉屏蔽结构130。然后，当去除相邻区域的源牺牲层时，屏蔽结构130的其余部分可以支撑相邻区域，并且降低坍塌的风险。
图2A-2C根据一些实施例示出了用于屏蔽结构130的图案的布局设计示例。
图2A示出了诸如屏蔽结构130之类的屏蔽结构的布局设计200A。布局设计200A可以用于制造诸如半导体器件100之类的半导体器件。布局设计200A包括用于限定屏蔽结构的第一图案230A-1和第二图案230A-2。对第一图案230A-1和第二图案230A-2进行类似地配置。将第一图案230A-1用作示例，第一图案230A-1被设置在用于相邻的GL切割结构的图案220之间，具有包围区域240A-1的封闭部分231A，并且具有非封闭部分，诸如通过232A和233A示出的。在图2A的示例中，封闭部分231A被设置在阶梯区域203中，并且非封闭部分232A被设置在核心区域202中，并且非封闭部分233A被设置在阶梯区域203中。
图2B示出了诸如屏蔽结构130之类的屏蔽结构的布局设计200B。布局设计200B可以用于制造诸如半导体器件100之类的半导体器件。布局设计200B包括用于限定屏蔽结构的第一图案230B-1和第二图案230B-2。第一图案230B-1和第二图案230B-2是不同的。第一图案230B-1被设置在用于相邻的GL切割结构的图案220之间以及在阶梯区域203中。第一图案230B-1具有包围区域240B-1的封闭部分231B，并且具有非封闭部分233B。第二图案230B-2被设置在用于相邻的GL切割结构的图案220之间。第二图案230B-2具有包围阶梯区域中的区域240B-2的封闭部分234B，并且具有核心区域202中的非封闭部分236B和阶梯区域203中的非封闭部分235B。封闭区域240B-1和240B-2具有不同的矩形形状。
图2C示出了诸如屏蔽结构130之类的屏蔽结构的布局设计200C。布局设计200C可以用于制造半导体器件100。布局设计200C包括用于限定屏蔽结构的第一图案230C-1和第二图案230C-2。对第一图案230C-1和第二图案230C-2进行类似地配置。将第一图案230C-1用作示例，第一图案230C-1被设置在用于相邻的GL切割结构的图案220之间，具有包围区域240C-1的封闭部分231C，并且具有非封闭部分232C和233C。在图2C的示例中，封闭部分231C被设置在阶梯区域203中，非封闭部分232C被设置在核心区域202中，并且非封闭部分233C被设置在阶梯区域203中。封闭区域240C-1具有椭圆形状。
应当注意到的是，图2A至图2C仅仅是示例，可以使用其它适当的图案(诸如圆形之类的规则图案和/或不规则图案)来限定屏蔽结构130。在一些示例中，基于在布局设计中的屏蔽结构的图案来生成屏蔽掩模，并且在制造期间使用屏蔽掩模来限定半导体器件中的屏蔽结构。
图3示出了概述用于制造诸如半导体器件100之类的半导体器件的过程示例的流程图，以及图4A-4H示出了在根据本公开内容的一些实施例的制造期间的半导体器件的截面视图。为了简单起见，在截面视图中省略了在封闭区域140之外的伪沟道结构110A和110D。该过程开始于S301并且转到S310。
在S310处，在衬底上形成第一初始层堆叠。第一初始层堆叠包括源牺牲层。在一些示例中，第一初始层堆叠可以包括用于形成晶体管(诸如伪底部选择晶体管、底部选择晶体管、存储单元晶体管等等)的牺牲栅极层和绝缘层。另外，在一些示例中，可以在第一初始层堆叠上形成缓冲层。
图4A示出了在于衬底101上形成第一初始层堆叠142-I之后的半导体器件100的截面视图。第一初始层堆叠142-I包括一个或多个源牺牲层141和/或一个或多个隔离层。在其它实施例中，源牺牲层141仅包括一个层。当源牺牲层141被源连接层代替时，第一初始层堆叠142-I成为第一层堆叠142。在图4A的示例中，缓冲层149也被堆叠在第一初始层堆叠142-I上。缓冲层149可以在刻蚀工艺或化学机械抛光(CMP)工艺期间保护第一堆叠。在其它实施例中，缓冲层149仅包括一个层(例如，隔离层或牺牲层)。
返回参考图3，在S320处，在第一初始层堆叠142-I中形成屏蔽结构130。在一些示例中，使用屏蔽掩模将屏蔽结构的图案转移到第一初始层堆叠142-I中。
在一个示例中，可以使用光刻工艺和刻蚀工艺将屏蔽结构的图案从屏蔽掩模转移到第一初始层堆叠142-I。
图4B示出了在刻蚀工艺之后的半导体器件100的截面视图，该刻蚀工艺在第一初始层堆叠142-I中产生开口131。开口131的图案对应于要被形成的屏蔽结构的图案。
此外，在一个示例中，屏蔽材料被填充到开口131中以形成屏蔽结构130。在一个示例中，开口131被填充有屏蔽材料。图4C示出了在开口被过度填充有屏蔽材料132之后的半导体器件100的截面视图。
此外，使用化学机械抛光(CMP)工艺来去除过多的(overburden)屏蔽材料。缓冲层149可以防止第一初始层堆叠142由于CMP工艺而损坏。可以在CMP工艺之后并且在形成第二初始层堆叠之前，去除缓冲层149。
返回参考图3，在S330处，第二初始层堆叠被堆叠在第一初始层堆叠上。第二初始层堆叠包括用于形成存储单元晶体管的栅牺牲层和绝缘层。当使用栅极层代替栅牺牲层时，第二初始层堆叠成为半导体器件100中的第二层堆叠。图4D示出了在第二初始层堆叠150-I被堆叠在第一初始层堆叠142-I上之后的半导体器件100的截面视图。
返回参考图3，在S340处，在第一初始层堆叠142-I和第二初始层堆叠150-I中形成沟道结构。
在一些实施例中，在阶梯区域中形成阶梯，并且执行适当的平坦化工艺以获得相对平坦的表面。然后，使用光刻技术来限定光刻胶和/或硬掩模层中的沟道孔和伪沟道孔的图案，并且使用刻蚀技术将这些图案转移到第二初始层堆叠150-I和第一初始层堆叠142-I中。因此，在核心区域中形成沟道孔，并且在阶梯区域中形成伪沟道孔。
图4E示出了在形成沟道孔和伪沟道孔之后的半导体器件100的截面视图。在图4E的示例中，在由屏蔽结构130包围的区域140中形成两个伪沟道孔118。
然后，在沟道孔中形成沟道结构，并且在伪沟道孔中形成伪沟道结构。在一些实施例中，伪沟道结构可以与沟道结构一起形成，因此伪沟道结构由与沟道结构相同的材料形成。在一些实施例中，与沟道结构不同地形成伪沟道结构。在一个示例中，在沟道孔和伪沟道孔的侧壁上形成阻隔绝缘层。然后，从侧壁开始顺序地堆叠电荷存储层、隧穿绝缘层、半导体层和绝缘层。在一些实施例中，伪沟道结构由支撑材料形成。
图4F示出了在形成沟道结构和伪沟道结构(诸如伪沟道结构110B和110C)之后的半导体器件的截面视图。
返回参考图3，在S350处，形成栅线切割沟槽(在一些示例中还被称为栅线狭缝)。在一些实施例中，将栅线切割沟槽刻蚀到第一初始层堆叠142-I中的源牺牲层。在一个示例中，源牺牲层141从底部开始包括氧化硅层、氮化硅层、多晶硅层、氮化硅层和氧化硅层。多晶硅层被两个氮化硅层夹在中间，并且然后被两个氧化硅层夹在中间。然后，对栅线切割沟槽的刻蚀在多晶硅层处停止。
图4G示出了在形成栅线切割沟槽129之后的半导体器件的截面视图。对栅线切割沟槽的刻蚀在诸如多晶硅层之类的源牺牲层之一处停止。
返回参考图3，在S360处，经由栅线切割沟槽来去除源牺牲层。源牺牲层的去除形成源连接开口。在一个示例中，当多晶硅层被两个氮化硅层夹在中间，并且然后被两个氧化硅层夹在中间时，施加第一刻蚀剂以去除多晶硅层。氮化硅层可以保护其它层免受第一刻蚀剂的损害。然后，施加第二刻蚀剂以去除两个氮化硅层。氧化硅层可以保护其它层免受第二刻蚀剂的损害。然后，施加第三刻蚀剂以去除两个氧化硅层。
图4H示出了在经由栅线切割沟槽去除源牺牲层之后的半导体器件的截面视图。源牺牲层的去除形成源连接开口159。应当注意到的是，由于对屏蔽结构130的保护，没有去除区域140中的源牺牲层。此外，由于伪沟道结构110B和110C在区域140中，因此伪沟道结构110B和110C的端部是完整的。在去除源牺牲层之后，区域140中的第一层堆叠保留在半导体器件中，并且可以支撑相邻区域，并降低坍塌的风险。
应当注意到的是，可以去除形成沟道结构的层(诸如阻隔绝缘层、电荷存储层、具有氧化物-氮化物-氧化物(ONO)结构的隧穿绝缘层)中的一些层，并且沟道结构底部的半导体层被暴露于源连接开口。
还应当注意到的是，在一个示例中，在去除源牺牲层期间，可以使用保护层覆盖栅线切割沟槽的侧壁，以避免对牺牲栅极层的刻蚀。
返回参考图3，在S370处，执行侧壁SEG以生长外延层，并使用源连接材料(诸如掺杂的硅、掺杂的多晶硅、掺杂的非晶体等等)填充源连接开口。然后，源连接材料在沟道结构的底部处与半导体层接触(用于形成存储单元和选择晶体管的沟道)，并形成源连接。
在S380处，可以执行进一步的过程。在一个示例中，形成真实栅极。在一些实施例中，使用栅线切割沟槽，栅牺牲层可以由栅极层来代替。在一个示例中，经由栅线切割沟槽将刻蚀剂施加到栅牺牲层以去除栅牺牲层。在一个示例中，栅牺牲层由氮化硅制成，并且经由栅线切割沟槽施加热硫酸(H2SO4)以去除栅牺牲层。此外，经由栅线切割沟槽，形成到阵列区域中的晶体管的栅堆叠。在一个示例中，栅堆叠由高k介电层、胶层和金属层形成。高k介电层可以包括提供相对大的介电常数的任何适当的材料，诸如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、钛酸锶氧化物(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等等。胶层可以包括诸如钛(Ti)、钽(Ta)之类的难熔金属以及其氮化物(诸如TiN、TaN、W2N、TiSiN、TaSiN等)。金属层包括诸如钨(W)、铜(Cu)等等之类的具有高导电性的金属。
此外，在一些示例中，制造工艺继续例如用间隔物材料(例如，氧化硅)和公共源材料(例如，钨)填充栅线切割沟槽，以形成栅线切割结构。此外，可以形成触点结构，并且可以形成金属迹线。
图5根据本公开内容的一些实施例示出了概述用于制造诸如半导体器件100-D之类的半导体器件的过程示例的流程图。该过程开始于S501并且转到S510。
在S510处，在衬底上形成整个初始层堆叠。整个初始层堆叠包括源牺牲层和用于在单元串中形成晶体管的层(诸如牺牲栅极层)和用于形成晶体管(诸如伪底部选择晶体管、底部选择晶体管、存储单元晶体管、顶部选择晶体管等等)的绝缘层。另外，在一些示例中，可以在第一初始层堆叠上形成缓冲层。
在S520处，在整个初始层堆叠中形成屏蔽结构130-D。在一些示例中，使用屏蔽掩模将屏蔽结构的图案转移到整个初始层堆叠中。
在一个示例中，可以使用光刻工艺和刻蚀工艺来将屏蔽结构的图案从屏蔽掩模转移到整个初始层堆叠，并且可以在整个初始层堆叠中生成与屏蔽掩模中的屏蔽图案相对应的开口。
此外，在一个示例中，将屏蔽材料填充到开口中以形成屏蔽结构130-D。在一个示例中，使用屏蔽材料过度填充开口，并且然后使用化学机械抛光(CMP)工艺来去除过多的屏蔽材料。在一个示例子中，可以在CMP工艺之后去除缓冲层。
在S530处，在整个初始层堆叠中形成沟道结构。
在一些实施例中，在阶梯区域中形成阶梯，并且执行适当的平坦化工艺以获得相对平坦的表面。然后，使用光刻技术在光刻胶和/或硬掩模层中限定沟道孔和伪沟道孔的图案，并使用刻蚀技术将图案转移到整个初始层堆叠中。因此，在核心区域中形成沟道孔，并且在阶梯区域中形成伪沟道孔。一个或多个伪沟道孔在被屏蔽结构包围的区域中。
然后，在沟道孔中形成沟道结构，并且在伪沟道孔中形成伪沟道结构。在一些实施例中，伪沟道结构可以与沟道结构一起形成，因此伪沟道结构由与沟道结构相同的材料形成。在一些实施例中，与沟道结构不同地形成伪沟道结构。在一个示例中，在沟道孔和伪沟道孔的侧壁上形成阻隔绝缘层。然后，从侧壁开始顺序地堆叠电荷存储层、隧穿绝缘层、半导体层和绝缘层。在一些实施例中，伪沟道结构由支撑材料形成。因此，一个或多个伪沟道结构位于在被屏蔽结构包围的区域中。
在S540处，形成栅线切割沟槽(在一些示例中还被称为栅线狭缝)。在一些实施例中，将栅线切割沟槽刻蚀到源牺牲层。在一个示例中，源牺牲层从底部开始包括氧化硅层、氮化硅层、多晶硅层、氮化硅层和氧化硅层。多晶硅层被两个氮化硅层夹在中间，并且然后被两个氧化硅层夹在中间。然后，对栅线切割沟槽的刻蚀在多晶硅层处停止。
在S550处，经由栅线切割沟槽来去除源牺牲层。源牺牲层的去除形成源连接开口。在一个示例中，当多晶硅层被两个氮化硅层夹在中间，并且然后被两个氧化硅层夹在中间时，施加第一刻蚀剂以去除多晶硅层。氮化硅层可以保护其它层免受由于第一刻蚀剂的损害。然后，施加第二刻蚀剂以去除两个氮化硅层。氧化硅层可以保护其它层免受由于第二刻蚀剂的损害。然后，施加第三刻蚀剂以去除两个氧化硅层。
源牺牲层的去除形成源连接开口。应当注意到的是，由于对屏蔽结构的保护，没有去除被屏蔽结构包围的区域中的源牺牲层。此外，在被屏蔽结构包围的区域中的一个或多个伪沟道结构也受到屏蔽结构的保护，并且这些伪沟道结构的端部是完整的。应当注意到的是，在去除未受屏蔽结构保护的源牺牲层的过程之后，在被屏蔽结构包围的区域中的整个初始层堆叠保留在半导体器件中，并且可以支撑相邻区域，并降低坍塌的风险。
应当注意到的是，可以去除形成沟道结构的层(诸如阻隔绝缘层、电荷存储层、具有氧化物-氮化物-氧化物(ONO)结构的隧穿绝缘层)中的一些层，并且在沟道结构的底部处的半导体层被暴露于源连接开口。
还应当注意到的是，在一个示例中，在去除源牺牲层期间，可以使用保护层覆盖栅线切割沟槽的侧壁，以避免对牺牲栅极层的刻蚀。
在S560处，执行侧壁SEG以生长外延层，并使用源连接材料(诸如掺杂的硅、掺杂的多晶硅、掺杂的非晶体等等)填充源连接开口。然后，源连接材料在沟道结构的底部处与半导体层接触(用于形成存储单元和选择晶体管的沟道)，并形成源连接。
在S570处，可以执行进一步的过程。在一个示例中，形成真实栅极。在一些实施例中，使用栅线切割沟槽，栅牺牲层可以由栅极层来代替。在一个示例中，经由栅线切割沟槽将刻蚀剂施加到栅牺牲层以去除栅牺牲层。在一个示例中，栅牺牲层由氮化硅制成，并且经由栅线切割沟槽施加热硫酸(H2SO4)以去除栅牺牲层。此外，经由栅线切割沟槽，形成到阵列区域中的晶体管的栅堆叠。在一个示例中，栅堆叠由高k介电层、胶层和金属层形成。高k介电层可以包括提供相对大的介电常数的任何适当的材料，诸如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、钛酸锶氧化物(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等等。胶层可以包括诸如钛(Ti)、钽(Ta)之类的难熔金属以及其氮化物(诸如TiN、TaN、W2N、TiSiN、TaSiN等)。金属层包括诸如钨(W)、铜(Cu)等等之类的具有高导电性的金属。
此外，在一些示例中，制造工艺继续例如用间隔物材料(例如，氧化硅)和公共源材料(例如，钨)填充栅线切割沟槽，以形成栅线切割结构。此外，可以形成触点结构，并且可以形成金属迹线。
应当注意到的是，可以改变图5示例中的步骤顺序。在一个示例中，在形成沟道结构之后形成屏蔽结构。
前述的内容概述了一些实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解的是，他们可以容易地将本公开内容用作用于设计或修改其它工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当认识到的是，这样的等同构造并不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，它们可以在本文进行各种改变、替换和变更。

Claims (21)

1.一种半导体器件，包括：
衬底；
第一层堆叠，其包括源连接层，所述第一层堆叠沿垂直于所述衬底的主表面的第一方向被堆叠在所述衬底上；
沟道结构，其被配置为沿所述第一方向延伸到所述第一层堆叠中，所述沟道结构包括与所述第一层堆叠中的所述源连接层接触的沟道层；以及
屏蔽结构，其被形成在所述第一层堆叠中，所述屏蔽结构包围没有所述源连接层的层堆叠，其中，所述没有所述源连接层的层堆叠中的源牺牲层保持在原位以支撑所述第一层堆叠。
2.根据权利要求1所述的半导体器件，其中：所述源连接层被形成在所述第一层堆叠与所述衬底之间。
3.根据权利要求1所述的半导体器件，其中：所述屏蔽结构由对于所述源牺牲层的材料具有显著刻蚀速率选择性的材料形成。
4.根据权利要求1所述的半导体器件，其中：
第二层堆叠包括栅极层和绝缘层，所述栅极层和所述绝缘层被交替地堆叠在所述第一层堆叠上；以及
所述沟道结构沿所述第一方向延伸到所述第一层堆叠和所述第二层堆叠中。
5.根据权利要求1所述的半导体器件，其中：所述第一层堆叠包括栅极层和绝缘层，所述栅极层和所述绝缘层是交替地堆叠的。
6.根据权利要求1所述的半导体器件，其中：
所述屏蔽结构被配置为包围一个或多个伪沟道结构。
7.根据权利要求1所述的半导体器件，其中
所述屏蔽结构被设置在两个相邻的栅线切割结构之间。
8.根据权利要求1所述的半导体器件，其中
所述屏蔽结构在所述沟道结构被设置的核心区域中包括非封闭部分。
9.根据权利要求8所述的半导体器件，其中：
所述屏蔽结构的所述非封闭部分具有与阶梯区域中的所述屏蔽结构的封闭部分相同的高度。
10.根据权利要求1所述的半导体器件，其中，所述沟道结构至少包括沿所述第一方向延伸的电荷存储层、隧穿绝缘层和半导体层。
11.一种用于制造半导体器件的方法，包括：
在所衬底上，沿垂直于所述衬底的主表面的第一方向，堆叠包括一个或多个源牺牲层的第一层；
形成包围所述源牺牲层的一部分的屏蔽结构；
形成沿所述第一方向延伸到所述第一层中的沟道结构，所述沟道结构包括被一个或多个绝缘层围绕的沟道层；
形成向下到所述第一层中的牺牲层的栅线切割沟槽；以及
经由所述栅线切割沟槽，使用至少源连接层代替所述源牺牲层，所述源牺牲层中被所述屏蔽结构包围的所述一部分保留在原位以支撑所堆叠的第一层。
12.根据权利要求11所述的方法，还包括：
基于掩模来限定所述屏蔽结构。
13.根据权利要求11所述的方法，还包括：
刻蚀所述第一层以形成用于所述屏蔽结构的开口；以及
使用屏蔽材料填充所述开口。
14.根据权利要求13所述的方法，其中，所述使用屏蔽材料填充所述开口包括：
将所述屏蔽材料过度填充到所述开口中；以及
抛光以去除所述屏蔽材料的过多部分。
15.根据权利要求11所述的方法，其中
经由所述栅线切割沟槽，刻蚀形成源连接开口的所述一个或多个源牺牲层；以及
经由所述栅线切割沟槽，刻蚀所述沟道结构的所述绝缘层以暴露所述沟道层。
16.根据权利要求15所述的方法，其中
使用源连接层来填充所述源连接开口。
17.根据权利要求11所述的方法，还包括：
在对所述屏蔽结构的形成之后，并且在所述第一层上堆叠包括栅牺牲层和绝缘层的第二层；
经由所述栅线切割沟槽，使用栅极层代替所述栅牺牲层。
18.根据权利要求11所述的方法，其中
所述屏蔽结构包括封闭部分，所述封闭部分包围在阶梯区域中的一个或多个伪沟道结构。
19.根据权利要求11所述的方法，其中
所述屏蔽结构在核心区域中包括非封闭部分。
20.根据权利要求11所述的方法，其中，所述第一层包括栅牺牲层和绝缘层，并且所述方法还包括：
经由所述栅线切割沟槽，使用栅极层代替所述栅牺牲层。
21.一种用于制造半导体器件的方法，包括：
在衬底上，沿垂直于所述衬底的主表面的第一方向，堆叠包括一个或多个源牺牲层、牺牲栅极层和绝缘层的层，所述源牺牲层和所述绝缘层是交替地堆叠的；
形成屏蔽结构，所述屏蔽结构包围包括所述源牺牲层、所述牺牲栅极层和所述绝缘层的所堆叠的层的一部分；
形成沿所述第一方向延伸到所堆叠的层中的沟道结构，所述沟道结构包括被一个或多个绝缘层围绕的沟道层；
形成向下到所堆叠的层中的源牺牲层的栅线切割沟槽；以及
经由所述栅线切割沟槽，使用至少源连接层代替所述源牺牲层，在所述屏蔽结构的所包围的部分中的所述源牺牲层保留在原位以支撑所堆叠的包括一个或多个源牺牲层、牺牲栅极层和绝缘层的层。
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