CN111355484B - 一种实现数据同步的装置和方法 - Google Patents

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Abstract

本发明公开了一种实现数据同步的装置和方法，其中，所述装置包括：多射频芯片间同步电路，和/或，单芯片内多通道同步电路；其中，所述多射频芯片间同步电路，用于实现多个射频芯片间的工作时钟同步；所述单芯片内多通道同步电路，用于实现单芯片内多个通道的数据同步。本发明能够满足数据同步输入输出的要求，保证数据传递速度一致。

Description

一种实现数据同步的装置和方法
技术领域
本发明涉及数据同步技术，尤指一种实现数据同步的装置和方法。
背景技术
在5G大规模多输入多输出massive MIMO天线的应用场景下，要求在使用多个射频芯片的***中对各射频芯片做同步处理，保证芯片同时接收和输出射频信号；并且在同一射频芯片的多通道间也需要做同步处理，5G制式下要求各通道之间的延迟差<20ns，保证各通道在满足建立保持时间的情况下同步接收和输出数据。
发明内容
为了解决上述技术问题，本发明提供了一种实现数据同步的装置和方法，能够满足数据同步输入输出的要求，保证数据传递速度一致。
为了达到本发明目的，本发明提供了一种实现数据同步的装置，包括：
多射频芯片间同步电路，和/或，单芯片内多通道同步电路；
其中，所述多射频芯片间同步电路，用于实现多个射频芯片间的工作时钟同步；
所述单芯片内多通道同步电路，用于实现单芯片内多个通道的数据同步。
作为一种实现方式，所述多射频芯片间同步电路，包括：
锁相环电路，用于接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；
分频器电路，用于对锁相环电路输出的高频信号分频，得到芯片所需频率的工作时钟信号；
相位差计算电路，用于比较所述参考时钟信号和所述工作时钟信号的延时差；
相位同步控制电路，用于将所述延迟差与预设延迟阈值比较，若延迟差大于所述预设延迟阈值，控制锁相环电路调整输出的高频信号相位。
作为一种实现方式，所述相位差计算电路，用于比较所述参考时钟信号和所述工作时钟信号的延时差，包括：
采用所述锁相环电路输出的高频信号采样所述参考时钟信号和所述工作时钟信号的相位差，得到参考时钟沿与工作时钟沿之间的最小差值后，将这一差值乘以用于采样的所述高频信号的时钟周期即得到所述参考时钟信号和所述工作时钟信号的延时差。
作为一种实现方式，所述单芯片内多通道同步电路针对每个通道设置：
第一同步单元，用于通过第一同步信号使多个通道抽取的数据保持一致；
第二同步单元，用于在数据从第一同步单元传输到第二同步单元时，使各通道同时读取数据；
第三同步单元，用于在数据从第二同步单元传输到第三同步单元时，使各通道同时读取数据。
作为一种实现方式，所述第二同步单元、第三同步单元，用于使各通道同时读取数据，包括：
将数据写入双端口随机存储器RAM中，通过第二同步信号使各通道在同一时刻读取所述RAM中的数据。
本发明实施例还提供了一种实现数据同步的方法，包括：
实现多个射频芯片间的工作时钟同步；和/或
实现单芯片内多个通道的数据同步。
作为一种实现方式，所述实现多个射频芯片间的工作时钟同步，包括：
接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；
对所述高频信号分频，得到芯片所需频率的工作时钟信号；
比较所述参考时钟信号和所述工作时钟信号的延时差，若延迟差大于所述预设延迟阈值，调整输出的高频信号相位。
作为一种实现方式，所述比较所述参考时钟信号和所述工作时钟信号的延时差，包括：
采用所述高频信号采样所述参考时钟信号和所述工作时钟信号的相位差，得到参考时钟沿与工作时钟沿之间的最小差值后，将这一差值乘以用于采样的所述高频信号的时钟周期即得到所述参考时钟信号和所述工作时钟信号的延时差。
作为一种实现方式，所述实现单芯片内多个通道的数据同步，包括：
通过第一同步信号使多个通道抽取的数据保持一致；
在所述抽取的数据传输过程中，使各通道同时读取所述数据。
作为一种实现方式，在所述抽取的数据传输过程中，使各通道同时读取所述数据，包括：
将数据写入双端口随机存储器RAM中，通过第二同步信号使各通道在同一时刻读取所述RAM中的数据。
与现有技术相比，本发明包括多射频芯片间同步电路，和/或，单芯片内多通道同步电路；其中，所述多射频芯片间同步电路，用于实现多个射频芯片间的工作时钟同步；所述单芯片内多通道同步电路，用于实现单芯片内多个通道的数据同步。本发明能够满足数据同步输入输出的要求，保证数据传递速度一致。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的实现数据同步的装置组成模块图；
图2为本发明实施例提供的单芯片内多通道同步电路中每个通道的组成模块图；
图3为本发明应用示例所示的多射频芯片间同步电路组成模块图；
图4为本发明应用示例所示的单芯片内多通道同步电路组成模块图；
图5为本发明应用示例所示的多射频芯片间同步方法流程图；
图6为本发明应用示例所示的单芯片内多通道同步方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机***中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
本发明实施例提供了一种实现数据同步的装置，如图1所示，所述装置包括：
多射频芯片间同步电路，和/或，单芯片内多通道同步电路；
其中，所述多射频芯片间同步电路，用于实现多个射频芯片间的工作时钟同步；所述单芯片内多通道同步电路，用于实现单芯片内多个通道的数据同步。
考虑到多个射频芯片之间的时钟相位差异可以由四部分造成，一是时钟芯片到不同射频芯片有不同的路径；二是射频芯片中时钟信号到各自的锁相环有不同的路径；三是锁相环生成分频时钟的分频器延时不同；四是时钟信号在传输数据链路中的路径不同。这些造成时钟相位不同步的问题可以通过印制电路板(Printed Circuit Board，PCB)的设计和***校准来解决，但出于对***资源的考虑，本发明实施例提供的多射频芯片间的同步电路主要用于解决芯片内由锁相环造成的时钟相位不同步的问题，作为一种实现方式，所述多射频芯片间同步电路，可以包括：
锁相环电路，用于接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；分频器电路，用于对锁相环电路输出的高频信号分频，得到芯片所需频率的工作时钟信号；相位差计算电路，用于比较所述参考时钟信号和所述工作时钟信号的延时差；相位同步控制电路，用于将所述延迟差与预设延迟阈值比较，若延迟差大于所述预设延迟阈值，控制锁相环电路调整输出的高频信号相位。
作为一种实现方式，上述相位差计算电路，用于比较所述参考时钟信号和所述工作时钟信号的延时差，可以包括：
采用所述锁相环电路输出的高频信号采样所述参考时钟信号和所述工作时钟信号的相位差，得到参考时钟沿与工作时钟沿之间的最小差值后，将这一差值乘以用于采样的所述高频信号的时钟周期即得到所述参考时钟信号和所述工作时钟信号的延时差。
本发明实施例提供的多射频芯片间同步电路通过将多个射频芯片的锁相环电路的输出时钟信号与参考时钟信号同步，实现了同步多个射频芯片的时钟相位的目的。
作为一种实现方式，如图2所示，所述单芯片内多通道同步电路针对每个通道设置：
第一同步单元，用于通过第一同步信号使从多个通道抽取的数据保持一致；所述第一同步信号可以为***同步信号sys_ref，该***同步信号是一个同时达到单芯片内多通道的脉冲信号；
第二同步单元，用于在数据从第一同步单元传输到第二同步单元时，使各通道同时读取数据；
第三同步单元，用于在数据从第二同步单元传输到第三同步单元时，使各通道同时读取数据。
其中，所述第二同步单元、第三同步单元，用于使各通道同时读取数据，包括：
将数据写入双端口随机存储器RAM中，通过第二同步信号使各通道在同一时刻读取所述RAM中的数据，所述第一同步信号、第二同步信号可以相同。
上述第一同步单元可以为ADC时钟域，所述第二同步单元可以为校准时钟域，所述第三同步单元可以为204B时钟域。
上述单芯片内多通道同步电路可以做到使各通道在同一时刻打拍流入数据，在同一时刻打拍流出数据。
下面以具体的应用示例对上述实施例提到的多射频芯片间同步电路、单芯片内多通道同步电路进行说明。
图3为本发明应用示例所示的多射频芯片间同步电路组成模块图。
如图所示，所述多射频芯片间同步电路包括：
锁相环电路，包括：鉴频鉴相器，电荷泵、低通滤波器、压控振荡器VCO，延时控制电路以及N分频器；该锁相环电路用于接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；其中，
所述鉴频鉴相器，用于鉴别参考时钟信号和反馈时钟信号之间的相位差，如果参考时钟信号相位超前，输出一个正脉冲信号；如果反馈时钟信号相位超前，输出一个负脉冲信号；
电荷泵，用于根据正脉冲信号和负脉冲信号分别控制电荷泵中的两个电流镜对一个电容充放电：其中，正脉冲信号对电容充电使电压升高；负脉冲信号对电容放电使电压降低；
所述低通滤波器，用于保留代表相位差信息的低频电压信号，过滤掉高频噪声；
VCO，用于根据代表相位差信息的低频电压信号控制输出时钟频率变大或变小；
N分频器，用于产生一个频率是参考时钟频率N倍的反馈时钟信号。
所述锁相环电路通过这样的一个反馈过程，逐渐使参考时钟信号和反馈时钟信号完全同频同相。
本振LO分频器电路，用于对锁相环电路输出的高频信号分频，得到芯片所需频率的工作时钟信号；
相位差计算电路(即图3中的鉴相器)，用于比较所述参考时钟信号和所述工作时钟信号的延时差；
相位同步控制电路，用于将所述延迟差与预设延迟阈值比较，若延迟差大于所述预设延迟阈值，向锁相环电路的延时控制模块发出控制信号；若延迟差小于或等于所述预设延迟阈值，可不做处理；
延时控制电路，用于接收相位同步控制电路的控制，增大或减小VCO输出信号的相位，作为一种实现方式，当延迟差大于180°时，增大VCO输出信号的相位；当延迟差小于180°且大于所述预设延迟阈值时，减小VCO输出信号的相位。
图4为本发明应用示例所示的单芯片内多通道同步电路组成模块图，如图所示，每个通道主要包括：
ADC时钟域，用于通过第一同步信号使从多个通道抽取的数据保持一致；所述ADC时钟域包括：半带滤波器、FIR滤波器；所述半带滤波器，用于对数据进行抽取时进行同步处理，例如当四个通道中传输的数据是abababab时，在用半带滤波器做二倍抽取时，通过所述第一同步信号使得每个通道获取的数据都是aaaa或bbbb；FIR滤波器，用于对进行同步处理后的数据滤波；
校准时钟域，用于在数据从第一同步单元传输到第二同步单元时，使各通道同时读取数据；所述校准时钟域包括：QEC校准、HD2校准、DIG增益；所述QEC校准是指IQ不平衡校准，由于IQ两路信号之间存在增益、相位以及平坦度方面的差异，需要对IQ两路进行补偿，降低失真；所述HD2校准用以消除接收信号的谐波分量；所述DIG增益是指数字增益控制模块，控制信号增益趋于稳定；
204B时钟域,用于在数据从第二同步单元传输到第三同步单元时，使各通道同时读取数据；
上述ADC时钟域和校准时钟域之间、校准时钟域和204B时钟域之间使用双端口RAM(即图3中的跨时钟域模块)传递数据，所述双端口用于对不同时钟域使用的不同时钟信号的频率做跨时钟域处理；以及通过使用RAM完成跨时钟域功能，从而使各通道间在此位置处数据同步。
本发明实施例还提供了一种实现数据同步的方法，所述方法包括：
实现多个射频芯片间的工作时钟同步；和/或，实现单芯片内多个通道的数据同步。
作为一种实现方式，所述实现多个射频芯片间的工作时钟同步，包括：
接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；
对所述高频信号分频，得到芯片所需频率的工作时钟信号；
比较所述参考时钟信号和所述工作时钟信号的延时差，若延迟差大于所述预设延迟阈值，调整输出的高频信号相位。
作为一种实现方式，所述比较所述参考时钟信号和所述工作时钟信号的延时差，包括：
采用所述高频信号采样所述参考时钟信号和所述工作时钟信号的相位差，得到参考时钟沿与工作时钟沿之间的最小差值后，将这一差值乘以用于采样的所述高频信号的时钟周期即得到所述参考时钟信号和所述工作时钟信号的延时差。
本发明实施例提供的多射频芯片间同步方法通过将多个射频芯片的锁相环电路的输出时钟信号与参考时钟信号同步，实现了同步多个射频芯片的时钟相位的目的。
作为一种实现方式，所述实现单芯片内多个通道的数据同步，包括：
通过第一同步信号使多个通道抽取的数据保持一致；
在所述抽取的数据传输过程中，使各通道同时读取所述数据。
作为一种实现方式，在所述抽取的数据传输过程中，使各通道同时读取所述数据，包括：将数据写入双端口随机存储器RAM中，通过第二同步信号使各通道在同一时刻读取所述RAM中的数据。
本发明实施例提供的单芯片内多通道同步方法可以做到使各通道在同一时刻打拍流入数据，在同一时刻打拍流出数据。
下面以具体的应用示例对上述实施例提到的多射频芯片间同步方法、单芯片内多通道同步方法进行说明。
图5为本发明应用示例所示的多射频芯片间同步方法流程图，如图所示，所述方法包括：
接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；
对所述高频信号分频，得到芯片所需频率的工作时钟信号；
判断是否收到同步校准指令，如果接收到，对射频芯片所需频率的工作时钟即分频时钟，和参考时钟的相位差高频采样，判断所得的延迟差是否最小；如果最小，根据所述延时差进行同步控制：当延时差大于预设阈值时，增大或减小分频时钟的延时；当延时差小于或等于预设阈值时，不做处理，本次校准过程结束。
图6为本发明应用示例所示的单芯片内多通道同步电路工作流程图，如图所示，所述流程包括：
ADC时钟域接收到同步校准指令后，由ADC时钟域中的半带滤波器开始数据抽取，FIR滤波器进行滤波，将数据写入双端口RAM；
反馈时钟域接收到同步校准指令后，同步读取双端口RAM中的数据，对数据链路进行失真校准，校准后数据同步写入双端口RAM；
204B时钟域接收到同步校准指令后，同步读取双端口RAM中的数据。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、***、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (8)

1.一种实现数据同步的装置，其特征在于，包括：
多射频芯片间同步电路，和/或，单芯片内多通道同步电路；
其中，所述多射频芯片间同步电路，用于实现多个射频芯片间的工作时钟同步；
所述单芯片内多通道同步电路，用于实现单芯片内多个通道的数据同步；
其中，所述多射频芯片间同步电路，包括：
锁相环电路，用于接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；
分频器电路，用于对锁相环电路输出的高频信号分频，得到芯片所需频率的工作时钟信号；
相位差计算电路，用于比较所述参考时钟信号和所述工作时钟信号的延时差；
相位同步控制电路，用于将所述延时差与预设延迟阈值比较，若延时差大于所述预设延迟阈值，控制锁相环电路调整输出的高频信号相位。
2.根据权利要求1所述的实现数据同步的装置，其特征在于，所述相位差计算电路，用于比较所述参考时钟信号和所述工作时钟信号的延时差，包括：
采用所述锁相环电路输出的高频信号采样所述参考时钟信号和所述工作时钟信号的相位差，得到参考时钟沿与工作时钟沿之间的最小差值后，将这一差值乘以用于采样的所述高频信号的时钟周期即得到所述参考时钟信号和所述工作时钟信号的延时差。
3.根据权利要求1或2所述的实现数据同步的装置，其特征在于，
所述单芯片内多通道同步电路针对每个通道设置：
第一同步单元，用于通过第一同步信号使多个通道抽取的数据保持一致；
第二同步单元，用于在数据从第一同步单元传输到第二同步单元时，使各通道同时读取数据；
第三同步单元，用于在数据从第二同步单元传输到第三同步单元时，使各通道同时读取数据。
4.根据权利要求3所述的实现数据同步的装置，其特征在于，
所述第二同步单元、第三同步单元，用于使各通道同时读取数据，包括：
将数据写入双端口随机存储器RAM中，通过第二同步信号使各通道在同一时刻读取所述RAM中的数据。
5.一种实现数据同步的方法，其特征在于，包括：
实现多个射频芯片间的工作时钟同步；和/或
实现单芯片内多个通道的数据同步；
其中，所述实现多个射频芯片间的工作时钟同步，包括：
接收参考时钟信号，以及输出频率是所述参考时钟信号频率n倍的高频信号，n大于或等于2；
对所述高频信号分频，得到芯片所需频率的工作时钟信号；
比较所述参考时钟信号和所述工作时钟信号的延时差，若延时差大于预设延迟阈值，调整输出的高频信号相位。
6.根据权利要求5所述的实现数据同步的方法，其特征在于，所述比较所述参考时钟信号和所述工作时钟信号的延时差，包括：
采用所述高频信号采样所述参考时钟信号和所述工作时钟信号的相位差，得到参考时钟沿与工作时钟沿之间的最小差值后，将这一差值乘以用于采样的所述高频信号的时钟周期即得到所述参考时钟信号和所述工作时钟信号的延时差。
7.根据权利要求5或6所述的实现数据同步的方法，其特征在于，所述实现单芯片内多个通道的数据同步，包括：
通过第一同步信号使多个通道抽取的数据保持一致；
在所述抽取的数据传输过程中，使各通道同时读取所述数据。
8.根据权利要求7所述的实现数据同步的方法，其特征在于，在所述抽取的数据传输过程中，使各通道同时读取所述数据，包括：
将数据写入双端口随机存储器RAM中，通过第二同步信号使各通道在同一时刻读取所述RAM中的数据。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115865755B (zh) * 2022-11-18 2024-03-22 电子科技大学 面向多片上网络间互连的并行数据校准方法及电子设备
CN116248144A (zh) * 2022-12-30 2023-06-09 中国联合网络通信集团有限公司 一种通信设备、通信设备性能调优方法及装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101662301A (zh) * 2009-06-24 2010-03-03 北京理工大学 一种八通道dds信号源板
CN203775187U (zh) * 2014-01-17 2014-08-13 中国科学院上海技术物理研究所 一种sca多通道高速采集***
CN108449086A (zh) * 2018-02-27 2018-08-24 灿芯创智微电子技术（北京）有限公司 一种多通道高速串行总线发送端并行端口同步方法、电路及芯片

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
JP4930074B2 (ja) * 2007-01-24 2012-05-09 富士通株式会社 位相調整機能の評価方法、情報処理装置、プログラム及びコンピュータ読取可能な情報記録媒体
CN101237318B (zh) * 2007-01-29 2011-12-28 中兴通讯股份有限公司 一种多通道数据传输的同步装置
EP2339753B1 (en) * 2009-12-24 2012-07-04 Nxp B.V. A digital phase locked loop
CN102638661A (zh) * 2012-03-23 2012-08-15 南京理工大学 高速多通道ccd数据处理和传输***
CN103312317B (zh) 2013-06-14 2016-01-20 电子科技大学 快速锁定的延迟锁相环
US9564913B1 (en) * 2016-03-09 2017-02-07 Analog Devices, Inc. Synchronization of outputs from multiple digital-to-analog converters
CN108667466B (zh) 2018-04-09 2019-12-03 成都泰格微波技术股份有限公司 一种基于射频收发器芯片的多通道测相***及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101662301A (zh) * 2009-06-24 2010-03-03 北京理工大学 一种八通道dds信号源板
CN203775187U (zh) * 2014-01-17 2014-08-13 中国科学院上海技术物理研究所 一种sca多通道高速采集***
CN108449086A (zh) * 2018-02-27 2018-08-24 灿芯创智微电子技术（北京）有限公司 一种多通道高速串行总线发送端并行端口同步方法、电路及芯片

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