CN111341373A - 控制器、包括控制器的存储器***及存储器***的操作方法 - Google Patents

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Abstract

控制器、包括控制器的存储器***及存储器***的操作方法。一种用于存储器***中的控制器包括：处理器，其被配置为响应于从主机接收的读命令来控制对存储器装置的目标存储器区域的读操作；以及纠错电路，其被配置为对与读操作对应的读数据执行纠错操作，其中，处理器基于目标存储器区域的擦除写循环EW数和读数据的失败位数来在读重试表中的多个读电压集合当中选择最佳读电压集合。

Description

控制器、包括控制器的存储器***及存储器***的操作方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种控制器、包括该控制器的存储器***以及该存储器***的操作方法。
背景技术
最近计算机环境的范式已转变为普适计算环境，其中计算***可随时随地使用。这促使越来越多地使用诸如移动电话、数字相机、笔记本计算机等的便携式电子装置。这些便携式电子装置通常可包括使用存储器装置的存储器***，即，数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部件，所以使用存储器装置的数据存储装置具有优异的稳定性和耐久性、高信息存取速度和低功耗。在具有这些优点的存储器***的示例中，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对慢的写和读速度，但是即使当供电中断时也保留所存储的数据。因此，非易失性存储器装置用于存储不管是否供电均要保留的数据。
非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存被分类为NOR型闪存和NAND型闪存。
发明内容
实施方式提供了一种能够通过在读操作中设定准确的读电压来改进读操作的准确性的控制器、包括该控制器的存储器***以及该存储器***的操作方法。
根据本公开的一方面，提供了一种控制器，该控制器包括：处理器，其被配置为响应于从主机接收的读命令来控制对存储器装置的目标存储器区域的读操作；以及纠错电路，其被配置为对与读操作对应的读数据执行纠错操作，其中，处理器基于目标存储器区域的擦除写循环(EW)数和读数据的失败位数在读重试表中的多个读电压集合当中选择最佳读电压集合。
根据本公开的另一方面，提供了一种存储器***，该存储器***包括：存储器装置；以及控制器，其被配置为响应于从主机接收的读命令控制存储器装置以对存储器装置的目标存储器区域执行读操作，其中，控制器基于目标存储器区域的擦除写循环(EW)数以及与读操作对应的读数据的失败位数来选择最佳读电压集合。
根据本公开的另一方面，提供了一种操作存储器***的方法，该方法包括以下步骤：通过对存储器装置的目标存储器区域执行读操作来确定失败位数；以及基于目标存储器区域的擦除写循环(EW)数和失败位数在读重试表中的多个读电压集合当中选择最佳读电压集合。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，示例实施方式可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储器***的框图。
图2是示出根据本公开的实施方式的控制器的框图。
图3是示出根据本公开的实施方式的读电压设定块的框图。
图4是示出根据本公开的实施方式的半导体存储器的图。
图5是示出根据本公开的实施方式的存储块的图。
图6是示出三维配置的存储块的示例的图。
图7是示出三维配置的存储块的另一示例的图。
图8是示出根据本公开的实施方式的建立擦除写循环数、保持时间和纠错码(ECC)失败位数的相关表和读重试表的方法的流程图。
图9是示出擦除写循环数、失败位数和保持时间的关系的曲线图。
图10是示出读重试表的表。
图11是示出根据本公开的实施方式的存储器***的操作方法的流程图。
图12是示出根据本公开的实施方式的存储器***的图。
图13是示出根据本公开的实施方式的存储器***的图。
图14是示出根据本公开的实施方式的存储器***的图。
图15是示出根据本公开的实施方式的存储器***的图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
根据本公开的概念的实施方式可被不同地修改并具有各种形状。因此，实施方式示出于附图中并旨在于本文中详细描述。然而，根据本公开的概念的实施方式不应被解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代。
尽管诸如“第一”和“第二”的术语可用于描述各种组件，但这些组件不能被理解为限于上述术语。上述术语仅用于将一个组件与另一组件相区分。例如，在不脱离本公开的范围的情况下，第一组件可被称为第二组件，同样，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，诸如“在...之间”、“紧接在...之间”或“与...相邻”和“与...直接相邻”的描述组件之间的关系的其它表达可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。将进一步理解，诸如“包括”或“具有”等的术语旨在指示说明书中所公开的特征、数字、操作、动作、组件、部件或其组合的存在，并非旨在排除可存在或可添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有字典中定义的定义的术语应被理解为使得这些术语具有与相关技术的上下文一致的含义。只要本申请中没有清楚地定义，术语不应以理想或过于正式的方式理解。
在描述那些实施方式时，将省略对本公开所属领域熟知并且不与本公开直接相关的技术的描述。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
以下，将参照附图详细描述本公开的示例性实施方式以便本领域技术人员能够容易地实现本公开的技术精神。
图1是示出根据本公开的实施方式的存储器***的框图。
参照图1，存储器***1000包括存储器装置1100、控制器1200和主机1300。存储器装置1100包括多个半导体存储器100。多个半导体存储器100可被分成多个组。在本公开的实施方式中示出并描述了主机1300被包括在存储器***1000中的情况。另选地，存储器***1000可仅包括控制器1200和存储器装置1100，并且主机1300可被设置在存储器***1000的外部。
存储器装置1100的多个组分别通过第一通道CH1至第n通道CHn与控制器1200通信。各个半导体存储器100将稍后参照图4描述。
配置有半导体存储器100的多个组中的每一个通过一个公共通道与控制器1200通信。控制器1200通过多个通道CH1至CHn来控制存储器装置1100的多个半导体存储器100。
控制器1200联接在主机1300和存储器装置1100之间。控制器1200响应于来自主机1300的请求而访问存储器装置1100。例如，控制器1200响应于从主机1300接收的主机命令Host_CMD而控制存储器装置1100的读、写、擦除和后台操作。在写操作中，主机1300可将数据和地址与主机命令Host_CMD一起发送。在读操作中，主机1300可将地址与主机命令Host_CMD一起发送。控制器1200提供存储器装置1100和主机1300之间的接口。控制器1200驱动用于控制存储器装置1100的固件。
在存储器***1000的通电操作中或者当从主机1300接收到读请求时，控制器1200可执行读电压设定操作。在读电压设定操作中，控制器1200基于目标存储器区域的擦除写循环(EW)数以及根据对目标存储器区域执行读操作而获得的结果的纠错码(ECC)失败位数来预测存储器装置1100中的目标存储器区域的保持时间。保持时间意指在执行目标存储器区域上的编程操作之后至今的时间。目标存储器区域可包括存储器装置1100的所有半导体存储器100，并且对应于多个半导体存储器100当中的至少一个半导体存储器或者所选半导体存储器100中的多个存储块当中的至少一个存储块。此外，控制器1200基于目标存储器区域的EW数和预测的保持时间来选择最佳读电压集合，并使用所选读电压集合来控制存储器装置1100使用读重试方案执行读操作。
主机1300包括诸如计算机、个人数字助理(PDA)、便携式媒体播放器(PMP)、MP3播放器、相机、摄像机和移动电话的便携式电子装置。主机1300可通过主机命令Host_CMD请求存储器***1000的写操作、读操作和擦除操作。为了执行存储器装置1100的写操作，主机1300可向控制器1200发送与写命令对应的主机命令Host_CMD、数据和地址。为了执行存储器装置1100的读操作，主机1300可向控制器1200发送与读命令对应的主机命令Host_CMD和地址。地址可以是逻辑地址。
控制器1200和存储器装置1100可被集成到一个半导体装置中。在示例性实施方式中，控制器1200和存储器装置1100可被集成到一个半导体装置中，以构成存储卡。例如，控制器1200和存储器装置1100可被集成到一个半导体装置中，以构成诸如个人计算机(PC)卡(例如，个人计算机存储卡国际协会(PCMCIA)卡)、紧凑闪存(CF)卡、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或MMCmicro)、安全数字(SD)卡(例如，SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。
控制器1200和存储器装置1100可被集成到一个半导体装置中，以构成半导体驱动器(例如，固态驱动器(SSD))。半导体驱动器包括被配置为将数据存储在半导体存储器中的存储装置。
在另一示例中，存储器***1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置、或者构成计算***的各种组件之一来提供。
在示例性实施方式中，存储器装置1100或存储器***1000可按照各种形式来封装。例如，存储器装置1100或存储器***1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(PMQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、***封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的方式封装。
图2是示出根据本公开的实施方式的控制器(例如，图1所示的控制器1200)的框图。
参照图2，控制器1200可包括主机控制电路1210、处理器1220、缓冲存储器1230、纠错电路1240、闪存控制电路1250和总线1260。
总线1260可提供控制器1200的组件之间的通道。
主机控制电路1210可控制主机(例如，图1的主机1300)与缓冲存储器1230之间的数据传输。在示例中，主机控制电路1210可控制将从主机1300接收的数据缓冲到缓冲存储器1230的操作。在另一示例中，主机控制电路1210可控制将缓冲在缓冲存储器1230中的数据输出到主机1300的操作。
主机控制电路1210可包括主机接口。
处理器1220可控制控制器1200的总体操作，并执行逻辑操作。处理器1220可通过主机控制电路1210来与主机1300通信，并通过闪存控制电路1250来与存储器装置(例如，图1的存储器装置1100)通信。处理器1220可使用缓冲存储器1230作为工作存储器、高速缓存存储器或缓冲存储器来控制存储器***(例如，图1的存储器***1000)的操作。处理器1220可响应于命令队列来控制闪存控制电路1250，该命令队列通过根据优先级顺序重新排列从主机1300接收的多个主机命令来生成。在通电操作中，当从主机1300接收到读请求时，或者在从执行读操作起逝去了设定时间之后，处理器1220可执行读电压设定操作。
处理器1220可包括闪存转换层(FTL)1221和读电压设定块1222。
FTL 1221通过驱动固件来控制存储器***1000的总体操作。固件可被存储在直接联接到缓冲存储器1230的附加存储器(未示出)或处理器1220的存储空间中。在写操作中，FTL 1221可将对应物理地址映射到从主机1300接收的地址(例如，逻辑地址)。在读操作中，FTL 1221检查映射到逻辑地址的物理地址。
FTL 1221可响应于从主机1300接收的主机命令而生成用于控制闪存控制电路1250的命令队列。
读电压设定块1222执行读电压设定操作。可在存储器***1000的通电操作期间执行读电压设定操作。另选地，当从主机1300接收到请求时，可执行读电压设定操作。在读电压设定操作中，读电压设定块1222基于目标存储器区域的擦除写循环(EW)数以及根据对目标存储器区域执行读操作而获得的结果的纠错码(ECC)失败位数来预测目标存储器区域的保持时间。另外，读电压设定块1222基于目标存储器区域的EW数和预测的保持时间在读重试表(RRT)中选择最佳读电压集合。此外，读电压设定块1222使用所选读电压集合控制存储器装置1100执行读重试操作。RRT可被存储在存储器装置1100中的***存储块或内容可寻址存储(CAM)块中。可在存储器装置1100的通电操作中读取RRT以存储在缓冲存储器1230中。
缓冲存储器1230可用作处理器1220的工作存储器、高速缓存存储器或数据缓冲存储器。缓冲存储器1230可存储由处理器1220执行的代码和命令。缓冲存储器1230可存储由处理器1220处理的数据。另外，缓冲存储器1230可在存储器装置1100的通电操作中接收并存储从存储器装置1100的***存储块或CAM块读取的RRT。
缓冲存储器1230可包括写缓冲器1231和读缓冲器1232。在写操作中，写缓冲器1231暂时地存储从主机1300接收的数据，然后当与写操作对应的内部命令被发送到存储器装置1100时将暂时存储的数据发送到存储器装置1100。在读操作中，读缓冲器1232暂时地存储从存储器装置1100接收的数据，然后将暂时存储的数据发送到主机1300。
缓冲存储器1230可包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错电路1240可执行纠错。纠错电路1240可通过闪存控制电路1250基于要写到存储器装置1100的数据执行ECC编码。ECC编码的数据可通过闪存控制电路1250传送到存储器装置1100。纠错电路1240可通过闪存控制电路1250对从存储器装置1100接收的数据执行ECC解码。纠错电路1240可对在读操作中从存储器装置1100接收的数据的ECC失败位进行检测和计数，并将所计数的ECC失败位数发送到处理器1220。
在示例中，纠错电路1240可作为闪存控制电路1250的内部组件而被包括。
闪存控制电路1250响应于由处理器1220生成的命令队列而生成并输出用于控制存储器装置1100的内部命令。在写操作中，闪存控制电路1250可通过将缓冲到写缓冲器1231的数据发送到存储器装置1100来控制写操作。在读操作中，闪存控制电路1250可响应于命令队列来控制将从存储器装置1100读取的数据缓冲到读缓冲器1232的操作。另外，在读操作中，闪存控制电路1250可执行将从存储器装置1100接收的数据的失败位发送到处理器1220的操作。
闪存控制电路1250可包括闪存接口。
图3是示出根据本公开的实施方式的读电压设定块(例如，图2所示的读电压设定块1222)的框图。
参照图3，读电压设定块1222可包括擦除写(EW)计数器块1222A、保持时间预测块1222B和读电压集合设定块1222C。
EW计数器块1222A对存储器装置(例如，图1的存储器装置1100)的目标存储器区域的擦除写计数(EW)数进行计数和存储。此外，在读电压设定操作中，EW计数器块1222A输出所存储的EW数EW_count。
保持时间预测块1222B基于ECC失败位ECC_fail_bit和EW数EW_count来预测保持时间R_time。当图2的纠错电路1240对作为执行测试读操作而获得的结果的读数据执行纠错操作时，可对ECC失败位ECC_fail_bit进行检测和计数。
将参照图11详细描述预测保持时间R_time的方法。
读电压集合设定块1222C基于保持时间R_time和EW数EW_count在读重试表(RRT)中的多个读电压集合当中选择一个读电压集合。此外，读电压集合设定块1222C使用所选读电压集合来设定用于存储器装置1100的读操作的读电压。
图4是示出根据本公开的实施方式的半导体存储器(例如，图1所示的半导体存储器100)的图。
参照图4，半导体存储器100可包括用于存储数据的存储器单元阵列10。半导体存储器100可包括***电路200，***电路200被配置为执行将数据存储在存储器单元阵列10中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。半导体存储器100可包括控制逻辑300，控制逻辑300在控制器(例如，图1所示的控制器1200)的控制下控制***电路200。
存储器单元阵列10可包括多个存储块MB1至MBk，其中包括存储块MBk(其中k是正整数)。局部线LL和位线BL1至BLm(其中m是正整数)可联接到存储块MB1至MBk 11。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。局部线LL还可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线SL。局部线LL还可包括虚拟线。局部线LL还可包括管线。局部线LL可分别联接到存储块MB1至MBk 11。位线BL1至BLm可共同联接到存储块MB1至MBk 11。存储块MB1至MBk 11可按照二维或三维结构实现。对于具有二维结构的存储块11，存储器单元可布置在与基板平行的方向上。对于具有三维结构的存储块11，存储器单元可布置在与基板垂直的方向上。存储块MB1至MBk当中的至少一个存储块(例如，MB1)可被定义为***存储块或内容可寻址存储(CAM)块，并且***存储块或CAM块可存储读重试表(RRT)以及擦除写循环(EW)数、保持时间和纠错码(ECC)失败位数的相关表。
***电路200可被配置为在控制逻辑300的控制下执行所选存储块11的编程、读和擦除操作。***电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入和输出(输入/输出)电路250、通过和失败(通过/失败)检查电路260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD来生成用于编程、读和擦除操作的各种操作电压Vop。电压发生电路210可响应于操作信号OP_CMD选择性对局部线LL进行放电。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可响应于控制信号AD_signals将操作电压Vop传送到联接到所选存储块11的局部线LL。例如，行解码器220可响应于控制信号AD_signals将操作电压(例如，编程电压、验证电压和通过电压)选择性地施加到局部线LL当中的字线。
在编程电压施加操作中，行解码器220将编程电压施加到控制信号AD_signals中的局部线LL当中的所选字线，并将通过电压施加到其它未选字线。在读操作中，行解码器220响应于控制信号AD_signals将读电压施加到局部线LL当中的所选字线，并将通过电压施加到其它未选字线。
页缓冲器组230可包括联接到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可响应于页缓冲器控制信号PBSIGNALS而操作。在编程操作中，页缓冲器PB1至PBm 231可暂时地存储要编程的数据。在读或验证操作中，页缓冲器PB1至PBm 231可感测位线BL1至BLm的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1的控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读操作中，通过/失败检查电路260可响应于允许位VRY_BIT<#>而生成基准电流。此外，通过/失败检查电路260可通过将从页缓冲器组230接收的感测电压VPB与由基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到包括在存储器单元阵列10中的存储器单元，并控制施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可通过响应于命令CMD和地址ADD输出操作信号OP_CMD、控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制***电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。
图5是示出根据本公开的实施方式的存储块(例如，图4所示的存储块11)的图。
参照图5，在存储块11中，彼此平行布置的多条字线可联接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更具体地，存储块11可包括联接在位线BL1至BLm和源极线SL之间的多个串ST。位线BL1至BLm可分别联接到串ST。源极线SL可共同联接到串ST。串ST可彼此相同地配置，因此，作为示例将详细描述联接到第一位线BL1的串ST。
串ST可包括源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST，它们彼此串联联接在源极线SL和第一位线BL1之间。串ST可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST。串ST可包括数量大于存储器单元F1至F16的数量的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同的串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，不同的串ST中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL。不同的串ST中的存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。不同的串ST中的存储器单元当中的联接到同一字线的一组存储器单元可以是物理页PPG。因此，存储块110可包括数量与字线WL1至WL16的数量对应的物理页PPG。
一个存储器单元可存储一位数据。这一个存储器单元通常被称为单级单元(SLC)。一个物理页PPG可存储一个逻辑页(LPG)数据。一个LPG数据可包括与一个物理页PPG中的单元的数量对应的数据位。另外，一个存储器单元可存储两位或更多位数据。这一个存储器单元通常被称为多级单元(MLC)。一个物理页PPG可存储两个或更多个LPG数据。
图6是示出存储器单元阵列10的三维配置的存储块11的示例的图。
参照图6，存储器单元阵列10可包括存储块MB1至MBk，其中包括存储块11。存储块11可包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形状。在存储块11中，m个串可布置在行方向(例如，X方向)上。尽管图6示出两个串布置在列方向(例如，Y方向)上的情况，但是三个或更多个串可布置在列方向(例如，Y方向)上。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST与存储器单元MC1至MCn可具有彼此相似的结构。源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，用于提供沟道层的柱可设置在各个串中。又如，用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱可设置在各个串中。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图6中，第一行的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在另一实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可依次布置在垂直方向(例如，Z方向)上并且彼此串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可依次布置在垂直方向(例如，Z方向)上并且彼此串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可联接到管线PL。
各个串的漏极选择晶体管DST可联接到位线和存储器单元MCp+1至MCn。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。在图6中，第一列的串ST11和ST21可联接到第一位线BL1。第m列的串ST1m和ST2m可联接到第m位线BLm。
布置在行方向上的串当中的联接到同一字线的存储器单元可构成一个页。例如，第一行的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可构成一个页。第二行的串ST21至ST2m当中的联接到第一字线WL1的存储器单元可构成另一页。当漏极选择线DSL1和DSL2中的任一个被选择时，布置在一个行方向上的串可被选择。当字线WL1至WLn中的任一个被选择时，所选串当中的一个页可被选择。
图7是示出存储器单元阵列10中的三维配置的存储块11的另一示例的图。
参照图7，存储器单元阵列10可包括多个存储块MB1至MBk，其中包括存储块11。存储块11可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可沿着垂直方向(例如，Z方向)延伸。在存储块11中，m个串可布置在行方向(例如，X方向)上。尽管图7示出两个串布置在列方向(例如，Y方向)上的情况，但是三个或更多个串可布置在列方向(例如，Y方向)上。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接到同一源极选择线。布置在第一行上的串ST11’至ST1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行上的串ST21’至ST2m’的源极选择晶体管可联接到第二源极选择线SSL2。在另一实施方式中，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可共同联接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可彼此串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应串的电压或电流。因此，存储在存储块11中的数据的可靠性可改进。
各个串的漏极选择晶体管DST可联接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行的串ST11’至ST1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行的串ST21’至ST2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图8是示出根据本公开的实施方式的建立擦除写循环(EW)数、保持时间和纠错码(ECC)失败位数的相关表以及读重试表(RRT)的方法的流程图。
图9是示出擦除写循环(EW)数、失败位数和保持时间的关系的曲线图。
图10是示出读重试表(RRT)的表。
将如下参照图1至图10描述根据本公开的实施方式的建立RRT的方法。
参照图8，对存储器装置1100的目标存储器区域重复地执行擦除操作和写操作第一设定次数(例如，1K或1000)，并对擦除写循环(EW)数进行计数(S810)。
在从执行最后写操作起逝去了第一时间t1之后，执行对目标存储器区域的读操作，并通过对读数据执行纠错操作来对读数据的ECC失败位进行计数(S820)。第一时间t1被测量为保持时间R_time(S830)。
另外，在如图9所示从执行最后写操作起逝去了第二时间t2之后，执行对目标存储器区域的读操作，并通过对读数据执行纠错操作来对读数据的ECC失败位进行计数。如图9所示，第二时间t2大于第一时间t1。
另外，在从执行最后写操作起逝去了第三时间t3之后，如图9所示执行对目标存储器区域的读操作，并通过对读数据执行纠错操作来对读数据的ECC失败位进行计数。如图9所示，第三时间t3大于第二时间t2。
作为上述步骤的结果，针对第一EW数(1K)对第一时间t1至第三时间t3中的每一个的ECC失败位数进行计数。
在本公开中，如图9所示，保持时间R_time包括第一时间t1至第三时间t3。然而，本公开不限于此，保持时间R_time可包括以月或年为单位划分的多个时间。
对存储器装置1100的目标存储器区域重复地执行擦除操作和写操作第二设定次数(例如，3K或3000)，并且重新执行上述步骤S810至S830。结果，针对第二EW数(3K)对第一时间t1至第三时间t3中的每一个的ECC失败位数进行计数。
另外，对存储器装置1100的目标存储器区域重复地执行擦除操作和写操作第三设定次数(例如，10K或10000)，并且重新执行上述步骤S810至S830。结果，针对第三EW数(10K)对第一时间t1至第三时间t3中的每一个的ECC失败位数进行计数。
如图9所示，在存储器装置的存储器单元中，当EW数增加并且保持时间增加时，ECC失败位数增加。可根据上述操作结果建立EW数、保持时间和ECC失败位数的相关表。
如图10所示，基于作为上述操作结果获得的第一时间t1至第三时间t3中的每一个的EW数和ECC失败位数建立包括读电压集合RRT1至RRT15的读重试表(RRT)。
例如，基于从EW数为1K起逝去一个月(1M)的保持时间R_time之后测量的ECC失败位数设定第一读电压集合RRT1。基于从EW数为10K起逝去一年(1Y)的保持时间R_time之后测量的ECC失败位数设定第十五读电压集合RRT15。
如上所述，通过针对多个保持时间和多个EW数测量ECC失败位数来建立包括在各个条件下优化的读电压集合的RRT。
EW数、保持时间和ECC失败位数的上述相关表和上述RRT可被存储在存储器装置1100的***存储块或CAM块中。
图11是示出根据本公开的实施方式的存储器***(例如，图1的存储器***1000)的操作方法的流程图。
将如下参照图1至图7以及图9至图11来描述根据本公开的实施方式的存储器***的操作方法。
参照图11，图11的操作方法可包括读电压设定步骤S100和读操作步骤S200。
读电压设定步骤S100可包括步骤S1110至S1150。
当存储器***1000被通电时(S1110)，将相关表和RRT读取并加载到缓冲存储器1230中。相关表存储EW数、保持时间和ECC失败位数的信息。
读电压设定块1222的EW计数器块1222A从相关表读取存储器装置1100中的目标存储器区域的EW数EW_count并输出EW数EW_count(S1120)。
存储器装置1100通过对目标存储器区域执行读操作来输出读数据。纠错电路1240通过对读数据的失败位进行计数来输出ECC失败位ECC_fail_bit(S1130)。
保持时间预测块1222B基于目标存储器区域上的读数据的ECC失败位ECC_fail_bit以及目标存储器区域的EW数EW_count来预测保持时间R_time(S1140)。读数据是通过对目标存储器区域执行读操作而获得的。
例如，基于图9所示的EW数、保持时间和ECC失败位的相关表使用ECC失败位ECC_fail_bit和EW数EW_count来预测保持时间R_time。
读电压集合设定块1222C基于EW数EW_count以及由保持时间预测块1222B预测的保持时间R_time在RRT中的多个读电压集合当中选择一个读电压集合。此外，读电压集合设定块1222C使用所选电压集合来设定用于存储器装置1100的读操作的读电压(S1150)。
读操作步骤S200可包括步骤S1160至S1220。
当接收到主机命令Host_CMD，即，与来自主机1300的读请求对应的读命令时(S1160)，控制器1200的处理器1220通过对所接收的读命令进行排队来生成命令队列。
闪存控制电路1250响应于命令队列中排队的读命令来生成用于控制存储器装置1100的读操作的内部命令CMD。此外，闪存控制电路1250将所生成的内部命令CMD发送到存储器装置1100。
存储器装置1100响应于从控制器1200接收的内部命令CMD执行读操作(S1170)。例如，选择存储器装置1100中的多个半导体存储器100当中的半导体存储器，并且所选半导体存储器响应于所接收的内部命令CMD来使用读电压执行读操作。读电压可以是由读电压集合设定块1222C设定的读电压集合中的第一读电压。
控制器1200的纠错电路1240通过对从存储器装置1100接收的读数据执行纠错操作来确定纠错操作的结果(S1180)。例如，纠错电路1240可通过闪存控制电路1250对读数据执行ECC解码。ECC解码的数据可被传送至读缓冲器1232。根据读数据中的错误位数，纠正操作可被确定为通过或失败。当读数据中的错误位数小于或等于纠错电路1240的最大允许错误位数时，纠错电路1240通过正常地执行ECC解码操作来将纠错操作确定为通过。当读数据中的错误位数大于最大允许错误位数时，纠错电路1240将纠错操作确定为失败。
当确定步骤S1180的结果被确定为通过(PASS)时，存储在读缓冲器1232中的读数据通过主机控制电路1210输出到主机1300(S1190)。
当确定步骤S1180的结果被确定为失败(FAIL)时，处理器1220确定先前读操作中使用的读电压是不是由读电压集合设定块1222C设定的读电压集合中的最后读电压(S1200)。
当作为确定步骤S1200的结果，确定读电压不是最后读电压(否)时，使用读电压集合中的下一读电压重新执行读操作(S1210)。
当作为确定步骤S1200的结果，确定读电压是最后读电压(是)时，读操作被确定为失败(S1210)，并且存储器***1000的操作方法结束。
如上所述，根据本公开的实施方式，在存储器***的读电压设定操作中，基于目标存储器区域的EW数和ECC失败位来预测保持时间，并且基于预测的保持时间和EW数来选择RRT中的最佳读电压集合，以使得读操作的准确性可改进。
图12是示出根据本公开的实施方式的存储器***30000的图。
参照图12，存储器***30000可被实现为蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器***30000可包括存储器装置1100以及能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作、读操作等)。
编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置，并且可被实现为诸如触摸板、计算机鼠标、键区或键盘的指点装置。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。另外，控制器1200可利用图2所示的控制器实现。
图13是示出根据本公开的实施方式的存储器***40000的图。
参照图13，存储器***40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器***40000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作的控制器1200。
处理器4100可根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标、键区或键盘的指点装置。
处理器4100可控制存储器***40000的总体操作，并且控制控制器1200的操作。在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器4100的一部分，或者被实现为与处理器4100分离的芯片。另外，控制器1200可利用图2所示的控制器实现。
图14是示出根据本公开的实施方式的存储器***50000的图。
参照图14，存储器***50000可被实现为图像处理装置，例如数字相机、附接有数字相机的移动终端、附接有数字相机的智能电话或者附接有数字相机的平板PC。
存储器***50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的控制器1200。
存储器***50000的图像传感器5200可将光学图像转换为数字信号，转换的数字信号可被发送到处理器5100或控制器1200。在处理器5100的控制下，转换的数字信号可通过显示器5300输出，或者通过控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或控制器1200的控制下通过显示器5300输出。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器5100的一部分，或者被实现为与处理器5100分离的芯片。另外，控制器1200可利用图2所示的控制器实现。
图15是示出根据本公开的实施方式的存储器***70000的图。
参照图15，存储器***70000可被实现为存储卡或智能卡。存储器***70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。另外，控制器1200可利用图2所示的控制器实现。
卡接口7100可根据主机60000的协议来对主机60000与控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器***70000联接到主机60000(例如，PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和控制器1200与存储器装置1100执行数据通信。
根据本公开，基于EW数和失败位数来预测保持时间，并且基于预测的保持时间来设定读电压，以使得使用最佳读电压执行读操作，从而改进读操作的准确性。
尽管参照特定示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅是方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但这些术语仅用于描述本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2018年12月19日提交的韩国专利申请号10-2018-0165666的优先权，其整体通过引用并入本文。

Claims (19)

1.一种控制器，该控制器包括：
处理器，该处理器被配置为响应于从主机接收的读命令来控制对存储器装置的目标存储器区域的读操作；以及
纠错电路，该纠错电路被配置为对与所述读操作对应的读数据执行纠错操作，
其中，所述处理器基于所述目标存储器区域的擦除写循环EW数和所述读数据的失败位数来在读重试表中的多个读电压集合当中选择最佳读电压集合。
2.根据权利要求1所述的控制器，其中，所述纠错电路对所述读数据的失败位进行检测和计数，并将所计数的失败位数发送到所述处理器。
3.根据权利要求1所述的控制器，其中，所述处理器包括：
闪存转换层，该闪存转换层被配置为响应于所述读命令来生成用于控制所述读操作的命令队列；以及
读电压集合设定块，该读电压集合设定块被配置为在通电操作中基于所述EW数和所述失败位数来选择并设定所述最佳读电压集合。
4.根据权利要求3所述的控制器，其中，所述读电压设定块包括：
EW计数器块，该EW计数器块被配置为在所述通电操作中输出所述EW数；
保持时间预测块，该保持时间预测块被配置为基于所述EW数和所述失败位数来预测保持时间；以及
读电压集合设定块，该读电压集合设定块被配置为基于所预测的保持时间和所述EW数来在所述多个读电压集合当中选择所述最佳读电压集合。
5.根据权利要求4所述的控制器，其中，所述保持时间预测块利用包括所述EW数、所述保持时间和所述失败位数在内的相关表来基于所述EW数和所述失败位数预测所述保持时间。
6.根据权利要求5所述的控制器，该控制器还包括被配置为存储所述相关表和所述读重试表的缓冲存储器。
7.一种存储器***，该存储器***包括：
存储器装置；以及
控制器，该控制器被配置为响应于从主机接收的读命令来控制所述存储器装置以对所述存储器装置的目标存储器区域执行读操作，
其中，所述控制器基于所述目标存储器区域的擦除写循环EW数以及与所述读操作对应的读数据的失败位数来选择最佳读电压集合。
8.根据权利要求7所述的存储器***，其中，所述控制器：
基于所述EW数和所述失败位数来预测保持时间；并且
基于所预测的保持时间和所述EW数来在读重试表中的多个读电压集合当中选择所述最佳读电压集合。
9.根据权利要求8所述的存储器***，其中，所述存储器装置包括***块，该***块被配置为存储所述读重试表以及包括所述EW数、所述保持时间和所述失败位数在内的相关表。
10.根据权利要求9所述的存储器***，其中，所述控制器基于所述相关表中的所述EW数和所述失败位数来预测所述保持时间。
11.根据权利要求7所述的存储器***，其中，所述控制器包括：
处理器，该处理器被配置为响应于所述读命令来控制所述读操作；以及
纠错电路，该纠错电路被配置为执行所述读数据的纠错操作。
12.根据权利要求11所述的存储器***，其中，所述处理器包括：
闪存转换层，该闪存转换层被配置为响应于所述读命令来生成用于控制所述读操作的命令队列；以及
读电压集合设定块，该读电压集合设定块被配置为在通电操作中基于所述EW数和所述失败位数来选择并设定所述最佳读电压集合。
13.根据权利要求12所述的存储器***，其中，所述读电压设定块包括：
EW计数器块，该EW计数器块被配置为在所述通电操作中输出所述EW数；
保持时间预测块，该保持时间预测块被配置为基于所述EW数和所述失败位数来预测保持时间；以及
读电压集合设定块，该读电压集合设定块被配置为基于所预测的保持时间和所述EW数来在多个读电压集合当中选择所述最佳读电压集合。
14.一种操作包括存储器装置的存储器***的方法，该方法包括以下步骤：
通过对所述存储器装置的目标存储器区域执行读操作来确定失败位数；以及
基于所述目标存储器区域的擦除写循环EW数和所述失败位数来在读重试表中的多个读电压集合当中选择最佳读电压集合。
15.根据权利要求14所述的方法，其中，选择所述读电压集合的步骤包括以下步骤：
基于所述EW数和所述失败位数来预测保持时间；以及
基于所预测的保持时间和所述EW数来在所述多个读电压集合当中选择所述最佳读电压集合。
16.根据权利要求15所述的方法，其中，所述读重试表包括根据所述保持时间和所述EW数的所述多个读电压集合。
17.根据权利要求15所述的方法，其中，预测所述保持时间的步骤包括以下步骤：基于包括所述EW数、所述失败位数和所述保持时间在内的相关表来预测所述保持时间。
18.根据权利要求17所述的方法，其中，所述相关表和所述读重试表被存储在所述存储器装置中，并且在通电操作中被读取，然后被存储在控制器中。
19.根据权利要求14所述的方法，该方法还包括以下步骤：在选择所述最佳读电压集合之后，对所述存储器装置执行读重试操作。
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