CN111324282A - 一种存储器 - Google Patents

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Abstract

本发明实施例公开了一种存储器，存储器与主机电连接，该存储器包括：存储模块，存储模块包括多个数据块，数据块中存储有数据；控制模块，控制模块包括缓存单元，控制模块用于根据接收的当前读命令将缓存单元中与当前读命令对应的数据传输至主机，同时将与当前读命令相邻的下一待读命令对应的数据块的数据传输至缓存单元。本发明实施例提供的存储器，控制模块将缓存单元中缓存的与当前读命令对应的数据传输至主机的阶段，同时复用为控制模块从存储模块中读取下一待读命令对应数据的阶段，无需等待从存储模块中读取下一读命令对应的数据，实现了预读功能并提高了读操作性能。

Description

一种存储器
技术领域
本发明实施例涉及存储器技术，尤其涉及一种存储器。
背景技术
eMMC(Embedded Multi Media Card，嵌入式多媒体)芯片是主要针对手机或平板电脑等产品的内嵌式存储器。eMMC芯片中集成了一个控制器，该控制器可提供标准接口并管理闪存，如此可使得使用eMMC芯片的手机厂商就能专注于产品开发的其它部分，并缩短向市场推出产品的时间。
eMMC芯片主要由控制器和闪存颗粒组成，通过写操作将数据保存在闪存颗粒中，通过读操作从闪存颗粒中读取数据。目前eMMC在使用过程中，最常见的操作有连续读/写操作或者随机读写操作。针对读操作，常常由于协议的原因或者控制器的因素，会导致eMMC芯片的读操作性能较低。
发明内容
本发明实施例提供一种存储器，以提高读操作性能。
本发明实施例提供了一种存储器，所述存储器与主机电连接，所述存储器包括：
存储模块，所述存储模块包括多个数据块，所述数据块中存储有数据；
控制模块，所述控制模块包括缓存单元，所述控制模块用于根据接收的当前读命令将所述缓存单元中与所述当前读命令对应的数据传输至所述主机，同时将与所述当前读命令相邻的下一待读命令对应的所述数据块的数据传输至所述缓存单元。
进一步的，所述控制模块还用于根据接收的所述当前读命令，将所述存储模块中与所述当前读命令对应的未被缓存的所述数据块数据通过所述缓存单元传输至所述主机。
进一步的，所述当前读命令为读取逻辑地址m～逻辑地址n所对应的数据块的数据的命令，所述下一待读命令为读取逻辑地址n+1～逻辑地址n+k所对应的数据块的数据的命令，其中，m、n和k均为正整数，n大于m，k大于1。
进一步的，所述控制模块还包括第一存取单元和第二存取单元，所述第一存取单元和所述第二存取单元分别与所述缓存单元电连接；
所述第一存取单元用于根据所述当前读命令，确定与所述当前读命令相邻的下一待读命令所对应的数据，并将该数据传输至所述缓存单元；
所述第二存取单元用于根据所述当前读命令，确定所述缓存单元中与所述当前读命令对应的数据，并将该数据传输至所述主机。
进一步的，所述第一存取单元和所述第二存取单元均为直接内存存取单元DMA。
进一步的，所述存储模块为NAND Flash。
进一步的，所述存储器为eMMC芯片。
本发明实施例提供的存储器，控制模块包括缓存单元，控制模块用于根据接收的当前读命令将缓存单元中与当前读命令对应的数据传输至主机，同时将与当前读命令相邻的下一待读命令对应的数据块的数据传输至缓存单元。本发明实施例中，控制模块将缓存单元中缓存的与当前读命令对应的数据传输至主机的阶段，同时复用为控制模块从存储模块中读取下一待读命令对应数据的阶段，当控制模块预先向缓存单元中读取的下一待读命令的数据包含主机实际下发的下一条读命令对应的待读数据时，控制模块可以直接将缓存单元缓存的对应数据传输至主机，无需等待从存储模块中读取下一读命令对应的数据，实现了预读功能并提高了读操作性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种存储器的示意图；
图2是本发明实施例提供的一种存储器的数据通路的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，为本发明实施例提供的一种存储器的示意图，该存储器可选为任意集成有存储模块的芯片或器件，例如集成有闪存颗粒的eMMC芯片，在其他实施例中还可选该存储器为其他集成有存储模块的器件。本实施例中该存储器在主机的控制下进行读/写操作，因此存储器与主机电连接，在此主机为可控制存储器执行操作的任意一种设备的主控***，如主机和存储器均集成在手机中，主机控制存储器执行操作。
本实施例提供的存储器包括：存储模块10，存储模块10包括多个数据块11，数据块11中存储有数据；控制模块20，控制模块20包括缓存单元21，控制模块20用于根据接收的当前读命令将缓存单元21中与当前读命令对应的数据传输至主机，同时将与当前读命令相邻的下一待读命令对应的数据块11的数据传输至缓存单元21。
本实施例中，可选存储器为嵌入式多媒体eMMC芯片，eMMC芯片由控制器和闪存颗粒组成，控制器用于管理芯片中的闪存颗粒，则存储器的控制模块20可选为eMMC芯片的控制器，可选存储模块10为与非闪存NAND flash。需要说明的是，在其他实施例中还可选存储模块为其他类型的闪存，如nor flash等，任意一种类型的可集成到芯片中的存储模块均能落入本发明的保护范围。
本实施例中，存储器包括存储模块10，存储模块10由许多个数据块11组成，数据块11用于存储数据。以读操作为例，主机向存储器下发一次读命令后，存储器的控制模块20从存储模块10中查找到读命令所对应的数据并反馈给主机，完成读操作。
本实施例中，控制模块20与存储模块10电连接，控制模块20包括缓存单元21。以读操作为例，控制模块20的读取过程分为两个阶段，第一阶段首先是根据读命令从存储模块10中读取对应的数据并缓存到缓存单元21中，然后第二阶段再将缓存单元21缓存的数据传输至主机。基于此，本实施例中，控制模块20在将缓存单元21中与当前读命令对应的数据传输至主机的同时，继续从存储模块10中读取与当前读命令相邻的下一待读命令对应的数据并将该数据传输至缓存单元21，通过预读数据到缓存单元21以提高存储器的读操作性能。
假设当前读命令为第k条读命令，下一待读命令为第k+1条待读命令，则控制模块20在将缓存单元21中缓存的与第k条读命令对应的数据传输至主机的同时，控制模块20从存储模块10中预先读取第k+1条待读命令可能对应的数据并将该数据传输至缓存单元21，将第k条读命令的第二阶段复用为第k+1条待读命令的第一阶段，以此提高了读操作性能。当控制模块20预先向缓存单元21读取的第k+1条待读命令的数据包含主机实际下发的第k+1条读命令对应的待读数据时，控制模块20可以根据第k+1条读命令直接将缓存单元21缓存的对应数据传输至主机，无需等待从存储模块10中读取第k+1条读命令对应的数据，节省了从存储模块10中读取第k+1条读命令对应数据的时间，实现了预读功能并提高了读操作性能。
本实施例提供的存储器，控制模块包括缓存单元，控制模块用于根据接收的当前读命令将缓存单元中与当前读命令对应的数据传输至主机，同时将与当前读命令相邻的下一待读命令对应的数据块的数据传输至缓存单元。本实施例中，控制模块将缓存单元中缓存的与当前读命令对应的数据传输至主机的阶段，同时复用为控制模块从存储模块中读取下一待读命令对应数据的阶段，当控制模块预先向缓存单元中读取的下一待读命令的数据包含主机实际下发的下一条读命令对应的待读数据时，控制模块可以直接将缓存单元缓存的对应数据传输至主机，无需等待从存储模块中读取下一读命令对应的数据，实现了预读功能并提高了读操作性能。
可选的，控制模块还用于根据接收的当前读命令，将存储模块中与当前读命令对应的未被缓存的数据块数据通过缓存单元传输至主机。下一待读命令只是控制模块自行判断的主机可能下发的下一条读命令，因此控制模块预先读取到缓存单元中的下一待读命令对应的数据可能存在部分命中主机实际下发的下一条读命令的数据的情况。基于此，当主机实际下发下一条读命令(即在下发时刻为当前读命令)时，控制模块可以将缓存单元中预先缓存的且命中了该当前读命令的数据传输至主机，再根据接收的当前读命令将存储模块中与当前读命令对应的未被缓存的数据通过缓存单元传输至主机，在节省了读取时间的同时，保证了每条读命令的读取数据的完整性。
可选的，当前读命令为读取逻辑地址m～逻辑地址n所对应的数据块的数据的命令，下一待读命令为读取逻辑地址n+1～逻辑地址n+k所对应的数据块的数据的命令，其中，m、n和k均为正整数，n大于m，k大于1。主机在将待存储数据存储到存储器之前，需要先对待存储数据进行逻辑划分，例如将待存储数据划分为10份数据，每份数据对应分配一个逻辑地址，所得到的10个逻辑地址应是连续的逻辑地址，如待存储数据对应分配的10个逻辑地址为逻辑地址1～逻辑地址10。然后主机将数据存储到存储器中，存储器的存储模块的数据块中存储10份数据且每份数据对应一个物理地址，控制模块中有每份数据被分配的逻辑地址与该份数据所存储的物理地址的映射表，便于进行数据读取。当前读命令为读取逻辑地址m～逻辑地址n所对应的数据的命令，则控制模块可自行判定下一待读命令为顺序读取逻辑地址n+1～逻辑地址n+k所对应的数据的命令，则控制模块可以预先将下一待读命令的数据缓存到缓存单元，通过预读数据提高读取性能。
示例性的，在上述技术方案的基础上，如图2所示控制模块20还包括第一存取单元22和第二存取单元23，第一存取单元22和第二存取单元23分别与缓存单元21电连接；第一存取单元22用于根据当前读命令，确定与当前读命令相邻的下一待读命令所对应的数据，并将该数据传输至缓存单元21；第二存取单元23用于根据当前读命令，确定缓存单元21中与当前读命令对应的数据，并将该数据传输至主机。可选第一存取单元22和第二存取单元23均为直接内存存取单元DMA。
存储器的数据通路如图2所示。当存储器接收到主机的读命令时，首先控制模块20通过第一存取单元22(可选为后端DMA)将数据从存储模块10的数据块中读到缓存单元21中，然后再通过第二存取单元23(可选为前端DMA)从缓存单元21中将数据送给主机。因为第一存取单元22和第二存取单元23的工作特性，可选第一存取单元22和第二存取单元23可以同时工作。假设主机要求读取逻辑地址m到n的数据，控制模块20通过第一存取模块22将这些数据搬移到缓存单元21以后，第二存取单元23开始工作，这时候第一存取单元22处于空闲状态，所以可以启动第一存取单元22，预先将逻辑地址n+1到n+k的数据读到缓存单元21中缓存。如果主机的下一个操作仍然是读命令并且正好是从逻辑地址n+1开始，那么存储器的控制模块20可以直接启动第二存取单元23往主机传送对应的数据而不需要等待第一存取单元22进行相应数据的缓存。
本实施例主要针对连续读操作，提出存储器在完成主机的一个读命令以后，在存储器设备往外吐数据的过程中，继续从闪存中读取下一个或多个逻辑地址所对应的数据并存在控制模块的缓存单元中，这样如果缓存单元中的这些数据能够命中下一个读命令所要求的逻辑地址数据，就可以直接从缓存单元中往外吐数据，而可以节省从闪存中读数据的时间，从而实现预读功能和连续读功能，提高读操作性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (7)

1.一种存储器，其特征在于，所述存储器与主机电连接，所述存储器包括：
存储模块，所述存储模块包括多个数据块，所述数据块中存储有数据；
控制模块，所述控制模块包括缓存单元，所述控制模块用于根据接收的当前读命令将所述缓存单元中与所述当前读命令对应的数据传输至所述主机，同时将与所述当前读命令相邻的下一待读命令对应的所述数据块的数据传输至所述缓存单元。
2.根据权利要求1所述的存储器，其特征在于，所述控制模块还用于根据接收的所述当前读命令，将所述存储模块中与所述当前读命令对应的未被缓存的所述数据块数据通过所述缓存单元传输至所述主机。
3.根据权利要求1所述的存储器，其特征在于，所述当前读命令为读取逻辑地址m～逻辑地址n所对应的数据块的数据的命令，所述下一待读命令为读取逻辑地址n+1～逻辑地址n+k所对应的数据块的数据的命令，其中，m、n和k均为正整数，n大于m，k大于1。
4.根据权利要求1所述的存储器，其特征在于，所述控制模块还包括第一存取单元和第二存取单元，所述第一存取单元和所述第二存取单元分别与所述缓存单元电连接；
所述第一存取单元用于根据所述当前读命令，确定与所述当前读命令相邻的下一待读命令所对应的数据，并将该数据传输至所述缓存单元；
所述第二存取单元用于根据所述当前读命令，确定所述缓存单元中与所述当前读命令对应的数据，并将该数据传输至所述主机。
5.根据权利要求4所述的存储器，其特征在于，所述第一存取单元和所述第二存取单元均为直接内存存取单元DMA。
6.根据权利要求1所述的存储器，其特征在于，所述存储模块为与非闪存NAND Flash。
7.根据权利要求1所述的存储器，其特征在于，所述存储器为嵌入式多媒体eMMC芯片。
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PB01 Publication
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SE01 Entry into force of request for substantive examination
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CB02 Change of applicant information

Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094

Applicant after: Zhaoyi Innovation Technology Group Co.,Ltd.

Applicant after: HEFEI GEYI INTEGRATED CIRCUIT Co.,Ltd.

Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing

Applicant before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc.

Applicant before: HEFEI GEYI INTEGRATED CIRCUIT Co.,Ltd.

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