CN111313886B - 一种基于互连线电容的sr锁存电路 - Google Patents
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Abstract
本发明公开了一种基于互连线电容的SR锁存电路，包括第一或非门电路和第二或非门电路，第一或非门电路包括第一节点隔离模块、第一容值调节模块和第一采样模块，第一节点隔离模块包括第一MOS管和第二MOS管，第一容值调节模块包括第三MOS管和第四MOS管，第一采样模块包括第五MOS管和第六MOS管，第五MOS管为P型MOS管，第二或非门电路包括第二节点隔离模块、第二容值调节模块和第二采样模块，第二节点隔离模块包括第十一MOS管和第十二MOS管，第二容值调节模块包括第九MOS管和第十MOS管，第二采样模块包括第七MOS管和第八MOS管；优点是具有抗线串扰能力，在受到串扰噪声干扰时仍然能够输出正确逻辑信号。
Description
技术领域
本发明涉及一种SR锁存电路，尤其是涉及一种基于互连线电容的SR锁存电路。
背景技术
时序逻辑可以构造有限状态机，并且与组合逻辑融合构建出多种功能的集成电路。时序逻辑电路已成为当今集成电路发展的基本结构。存储元件是时序逻辑电路中最为关键的元件之一，而SR锁存电路是构建各种存储元件的基础，所以深入研究SR锁存电路，对促进集成电路的整体发展具有深远的意义。
随着集成电路中金属互连线的空间尺寸越来越小，导致诸多问题，例如噪声。工业界为缓解集成电路中金属互连线线宽越来越小而造成电阻增大的趋势，使得金属互连线高宽比随着工艺尺寸缩小不断增大。但是增加金属互连线垂直厚度会增加横向电容，这导致多层金属间横向电容占线间总电容的比重不断上升。
现有的SR锁存电路通常由两个互补型CMOS或非门构成，互补型CMOS或非门电路由两个PMOS管和两个NMOS管组成。当两个互补型CMOS或非门电路之间通过物理性长距离金属互连线连接时，由于金属互连线的空间尺寸越来越小使得多层金属间的横向电容增大，此时互补型CMOS或非门的信号极易受到串扰噪声干扰而输出错误逻辑信号，以致互补型CMOS或非门电路功能异常，进而使得SR锁存电路功能异常，最终导致集成电路失效。
发明内容
本发明所要解决的技术问题是提供一种具有抗线串扰能力，在受到串扰噪声干扰时仍然能够输出正确逻辑信号的基于互连线电容的SR锁存电路。
本发明解决上述技术问题所采用的技术方案为：一种基于互连线电容的SR锁存电路，包括第一或非门电路和第二或非门电路，所述的第一或非门电路包括第一节点隔离模块、第一容值调节模块和第一采样模块，所述的第一节点隔离模块包括第一MOS管和第二MOS管，所述的第一MOS管和所述的第二MOS管均为N型MOS管，所述的第一MOS管的漏极接入电源，所述的第一MOS管的源极和所述的第二MOS管的漏极连接且其连接端为所述的第一节点隔离模块的输出端，所述的第二MOS管的源极接地，所述的第一MOS管的栅极、所述的第一MOS管的衬底、所述的第二MOS管的栅极和所述的第二MOS管的衬底均接地，所述的第一容值调节模块包括第三MOS管和第四MOS管，所述的第三MOS管和所述的第四MOS管均为N型MOS管，所述的第三MOS管的栅极和所述的第四MOS管的栅极连接且其连接端为所述的第一容值调节模块的输出端，所述的第一容值调节模块的输出端和所述的第一节点隔离模块的输出端连接，所述的第三MOS管的源极、所述的第三MOS管的漏极和所述的第三MOS管的衬底连接且其连接端为所述的第一容值调节模块的第一输入端，所述的第一容值调节模块的第一输入端为所述的第一或非门电路的第一输入端，所述的第四MOS管的源极、所述的第四MOS管的漏极和所述的第四MOS管的衬底连接且其连接端为所述的第一容值调节模块的第二输入端，所述的第一容值调节模块的第二输入端为所述的第一或非门电路的第二输入端，所述的第三MOS管的沟道宽度调节范围为300～450nm，所述的第三MOS管的沟道长度调节范围为400～550nm，所述的第四MOS管的沟道宽度调节范围为300～450nm，所述的第四MOS管的沟道长度调节范围为400～550nm；所述的第一采样模块包括第五MOS管和第六MOS管，所述的第五MOS管为P型MOS管，所述的第六MOS管为N型MOS管，所述的第五MOS管的源极接入电源，所述的第五MOS管的栅极和所述的第六MOS管的栅极连接且其连接端为所述的第一采样模块的输入端，所述的第一采样模块的输入端和所述的第一节点隔离模块的输出端连接，所述的第五MOS管的漏极和所述的第六MOS管的漏极连接且其连接端为所述的第一采样模块的输出端，所述的第一采样模块的输出端为所述的第一或非门电路的输出端，所述的第五MOS管的衬底接电源，所述的第六MOS管的衬底接地，所述的第六MOS管的源极接地，所述的第五MOS管的沟道宽度调节范围为50～60nm，所述的第六MOS管的沟道长度调节范围为80～120nm，所述的第六MOS管的沟道宽度调节范围为50～60nm，所述的第六MOS管的沟道长度调节范围为150～200nm；所述的第二或非门电路包括第二节点隔离模块、第二容值调节模块和第二采样模块，所述的第二节点隔离模块包括第十一MOS管和第十二MOS管，所述的第十一MOS管和所述的第十二MOS管均为N型MOS管，所述的第十一MOS管的漏极接入电源，所述的第十一MOS管的源极和所述的第十二MOS管的漏极连接且其连接端为所述的第二节点隔离模块的输出端，所述的第十二MOS管的源极接地，所述的第十一MOS管的栅极、所述的第十一MOS管的衬底、所述的第十二MOS管的栅极和所述的第十二MOS管的衬底均接地，所述的第二容值调节模块包括第九MOS管和第十MOS管，所述的第九MOS管和所述的第十MOS管均为N型MOS管，所述的第九MOS管的栅极和所述的第十MOS管的栅极连接且其连接端为所述的第二容值调节模块的输出端，所述的第二容值调节模块的输出端和所述的第二节点隔离模块的输出端连接，所述的第九MOS管的源极、所述的第九MOS管的漏极和所述的第九MOS管的衬底连接且其连接端为所述的第二容值调节模块的第一输入端；所述的第二容值调节模块的第一输入端为所述的第二或非门电路的第一输入端，所述的第十MOS管的源极、所述的第十MOS管的漏极和所述的第十MOS管的衬底连接且其连接端为所述的第二容值调节模块的第二输入端，所述的第二容值调节模块的第二输入端为所述的第二或非门电路的第二输入端，所述的第九MOS管的沟道宽度调节范围为300～450nm，所述的第九MOS管的沟道长度调节范围为400～550nm，所述的第十MOS管的沟道宽度调节范围为300～450nm，所述的第十MOS管的沟道长度调节范围为400～550nm；所述的第二采样模块包括第七MOS管和第八MOS管，所述的第七MOS管为P型MOS管，所述的第八MOS管为N型MOS管，所述的第七MOS管的源极接入电源，所述的第七MOS管的衬底接入电源，所述的第七MOS管的栅极和所述的第八MOS管的栅极连接且其连接端为所述的第二采样模块的输入端，所述的第二采样模块的输入端和所述的第二节点隔离模块的输出端连接，所述的第七MOS管的漏极和所述的第八MOS管的漏极连接且其连接端为所述的第二采样模块的输出端，所述的第二采样模块的输出端为所述的第二或非门电路的输出端，所述的第八MOS管的衬底接地，所述的第八MOS管的源极接地，所述的第七MOS管的沟道宽度调节范围为50～60nm，所述的第七MOS管的沟道长度调节范围为80～120nm，所述的第八MOS管的沟道宽度调节范围为50～60nm，所述的第八MOS管的沟道长度调节范围为150～200nm。所述的第一或非门电路的第二输入端为所述的SR锁存电路的第一输入端，所述的第二或非门电路的第一输入端为所述的SR锁存电路的第二输入端，所述的第二或非门电路的第二输入端与所述的第一或非门电路的输出端连接且其连接端为所述的SR锁存电路的第一输出端，所述的第二或非门电路的输出端和所述的第一或非门电路的第一输入端连接且其连接端为所述的SR锁存电路的第二输出端。
与现有技术相比，本发明的优点在于通过第一节点隔离模块、第一容值调节模块和第一采样模块构成第一或非门电路，第一节点隔离模块包括第一MOS管和第二MOS管，第一容值调节模块包括第三MOS管和第四MOS管，第一采样模块包括第五MOS管和第六MOS管，通过第二节点隔离模块、第二容值调节模块和第二采样模块构成第二或非门电路，第二节点隔离模块包括第十一MOS管和第十二MOS管，第二容值调节模块包括第九MOS管和第十MOS管，第二采样模块包括第七MOS管和第八MOS管。当两条金属线间距较小或者互连线金属层纵向相对面积改变时，受扰线受到干扰线的作用程度改变，受扰线与干扰线之间的耦合电容则改变，则同时应该适当调节第一容值调节模块和第二容值调节模块中第三MOS管M3、第四MOS管M4、第九MOS管M9、第十MOS管M10的沟道宽度W和沟道长度L的值，第三MOS管的沟道宽度调节范围为300～450nm，第三MOS管的沟道长度调节范围为400～550nm，第四MOS管的沟道宽度调节范围为300～450nm，第四MOS管的沟道长度调节范围为400～550nm，第九MOS管的沟道宽度调节范围为300～450nm，第九MOS管的沟道长度调节范围为400～550nm，第十MOS管的沟道宽度调节范围为300～450nm，第十MOS管的沟道长度调节范围为400～550nm，同时为了避免在第一节点隔离模块的输出端和第二节点隔离模块的输出端产生的电压值过大问题，再通过适当调节第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8所组成的反相器沟道沟道宽度W和沟道沟道长度L，使得锁存器的输出端Q和反相输出端Q’输出正确的逻辑信号，第五MOS管的沟道宽度调节范围为50～60nm，第五MOS管的沟道长度调节范围为80～120nm，第六MOS管的沟道宽度调节范围为50～60nm，第六MOS管的沟道长度调节范围为150～200nm，第七MOS管的沟道宽度调节范围为50～60nm，第七MOS管的沟道长度调节范围为80～120nm，第八MOS管的沟道宽度调节范围为50～60nm，第八MOS管的沟道长度调节范围为150～200nm，第一MOS管、第二MOS管、第十一MOS管、第十二MOS管的硅衬底和栅极接地后，各自形成大电阻后串联接电源VDD和地VSS，以模拟实际器件中VDD通过SiO2绝缘介质层到达受扰金属线，在SR锁存电路工作过程中，第一MOS管、第二MOS管、第十一MOS管、第十二MOS管始终处于关闭状态，仅做大电阻使用，为接入第一或非门电路和第二或非门电路的信号输入提供稳定的隔离条件，第一容值调节模块和第二容值调节模块中第三MOS管、第四MOS管、第九MOS管、第十MOS管采用特定的尺寸来达到平衡周围干扰线对受扰线产生的影响，保持耦合电容值大小相对稳定，从而保持第一或非门电路和第二或非门电路工作正常，第五MOS管和第六MOS管以及第七MOS管和第八MOS管构成的两个反相器，使得在第一节点隔离模块输出端和第二节点隔离模块输出端的低电平信号能够被正确识别，输出正确的与非逻辑信号，由此本发明具有抗线串扰能力，在受到串扰噪声干扰时仍然能够输出正确逻辑信号，而且第一或非门和第二或非门中反相器的PMOS和NMOS的沟道宽度W较大，故第一或非门和第二或非门电路带负载能力较强，故此本发明的SR锁存电路可方便地与下一级电路相互级联，可扩展性强。
附图说明
图1为本发明的基于互连线电容的SR锁存电路的电路图；
图2为本发明的基于互连线电容的SR锁存电路的第一或非门电路的仿真曲线图；
图3为本发明的基于互连线电容的SR锁存电路的第一或非门电路输出下降沿时的延时仿真曲线图；
图4为本发明的基于互连线电容的SR锁存电路的第一或非门电路输出上升沿时的延时仿真曲线图；
图5为本发明的基于互连线电容的SR锁存电路的仿真曲线图；
图6为本发明的基于互连线电容的SR锁存电路的第一输出端输出下降沿时的延时仿真曲线图；
图7为本发明的基于互连线电容的SR锁存电路第一输出端输出上升沿时的延时仿真曲线图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1所示，一种基于互连线电容的SR锁存电路，包括第一或非门电路和第二或非门电路，第一或非门电路包括第一节点隔离模块、第一容值调节模块和第一采样模块，第一节点隔离模块包括第一MOS管M1和第二MOS管M2，第一MOS管M1和第二MOS管M2均为N型MOS管，第一MOS管M1的漏极接入电源，第一MOS管M1的源极和第二MOS管M2的漏极连接且其连接端为第一节点隔离模块的输出端V1，第二MOS管M2的源极接地，第一MOS管M1的栅极、第一MOS管M1的衬底、第二MOS管M2的栅极和第二MOS管M2的衬底均接地，第一容值调节模块包括第三MOS管M3和第四MOS管M4，第三MOS管M3和第四MOS管M4均为N型MOS管，第三MOS管M3的栅极和第四MOS管M4的栅极连接且其连接端为第一容值调节模块的输出端，第一容值调节模块的输出端和第一节点隔离模块的输出端连接，第三MOS管M3的源极、第三MOS管M3的漏极和第三MOS管M3的衬底连接且其连接端为第一容值调节模块的第一输入端，第一容值调节模块的第一输入端为第一或非门电路的第一输入端，第四MOS管M4的源极、第四MOS管M4的漏极和第四MOS管M4的衬底连接且其连接端为第一容值调节模块的第二输入端，第一容值调节模块的第二输入端为第一或非门电路的第二输入端，第三MOS管M3的沟道宽度调节范围为450～550nm，第三MOS管M3的沟道长度调节范围为400～550nm，第四MOS管M4的沟道宽度调节范围为300～450nm，第四MOS管M4的沟道长度调节范围为400～550nm；第一采样模块包括第五MOS管M5和第六MOS管M6，第五MOS管M5为P型MOS管，第六MOS管M6为N型MOS管，第五MOS管M5的源极接入电源，第五MOS管M5的栅极和第六MOS管M6的栅极连接且其连接端为第一采样模块的输入端，第一采样模块的输入端和第一节点隔离模块的输出端连接，第五MOS管M5的漏极和第六MOS管M6的漏极连接且其连接端为第一采样模块的输出端，第一采样模块的输出端为第一或非门电路的输出端，第五MOS管M5的衬底接电源，第六MOS管M6的衬底接地，第六MOS管M6的源极接地，第五MOS管M5的沟道宽度调节范围为50～60nm，第六MOS管M6的沟道长度调节范围为150～120nm，第六MOS管M6的沟道宽度调节范围为50～60nm，第六MOS管M6的沟道长度调节范围为150～200nm；第二或非门电路包括第二节点隔离模块、第二容值调节模块和第二采样模块，第二节点隔离模块包括第十一MOS管M11和第十二MOS管M12，第十一MOS管M11和第十二MOS管M12均为N型MOS管，第十一MOS管M11的漏极接入电源，第十一MOS管M11的源极和第十二MOS管M12的漏极连接且其连接端为第二节点隔离模块的输出端V2，第十二MOS管M12的源极接地，第十一MOS管M11的栅极、第十一MOS管M11的衬底、第十二MOS管M12的栅极和第十二MOS管M12的衬底均接地，第二容值调节模块包括第九MOS管M9和第十MOS管M10，第九MOS管M9和第十MOS管M10均为N型MOS管，第九MOS管M9的栅极和第十MOS管M10的栅极连接且其连接端为第二容值调节模块的输出端，第二容值调节模块的输出端和第二节点隔离模块的输出端连接，第九MOS管M9的源极、第九MOS管M9的漏极和第九MOS管M9的衬底连接且其连接端为第二容值调节模块的第一输入端；第二容值调节模块的第一输入端为第二或非门电路的第一输入端，第十MOS管M10的源极、第十MOS管M10的漏极和第十MOS管M10的衬底连接且其连接端为第二容值调节模块的第二输入端，第二容值调节模块的第二输入端为第二或非门电路的第二输入端，第九MOS管M9的沟道宽度调节范围为300～450nm，第九MOS管M9的沟道长度调节范围为400～550nm，第十MOS管M10的沟道宽度调节范围为300～450nm，第十MOS管M10的沟道长度调节范围为400～550nm；第二采样模块包括第七MOS管M7和第八MOS管M8，第七MOS管M7为P型MOS管，第八MOS管M8为N型MOS管，第七MOS管M7的源极接入电源，第七MOS管M7的衬底接入电源，第七MOS管M7的栅极和第八MOS管M8的栅极连接且其连接端为第二采样模块的输入端，第二采样模块的输入端和第二节点隔离模块的输出端连接，第七MOS管M7的漏极和第八MOS管M8的漏极连接且其连接端为第二采样模块的输出端，第二采样模块的输出端为第二或非门电路的输出端，第八MOS管M8的衬底接地，第八MOS管M8的源极接地，第七MOS管M7的沟道宽度调节范围为50～60nm，第七MOS管M7的沟道长度调节范围为80～120nm，第八MOS管M8的沟道宽度调节范围为50～60nm，第八MOS管M8的沟道长度调节范围为150～200nm。第一或非门电路的第二输入端为SR锁存电路的第一输入端，接入第一输入信号S，第二或非门电路的第一输入端为SR锁存电路的第二输入端，接入第二输入信号R信号，第二或非门电路的第二输入端与第一或非门电路的输出端连接且其连接端为SR锁存电路的第一输出端，输出第一输出信号Q，第二或非门电路的输出端和第一或非门电路的第一输入端连接且其连接端为SR锁存电路的第二输出端，输出第二输出信号Q’。
对本发明的基于互连线电容的SR锁存电路的第一或非门电路进行仿真，其仿真曲线如图2所示，分析图2可知：在2.5ns时，S＝0、Q’＝0，在节点V感应出电压信号后，利用低阈值反相器采样得到Q＝1；在3.5ns时，S＝1、Q’＝1，在节点V产生出介于高低电平信号的710mV感应电压，利用低阈值反相器采样得到Q＝0；在4.5ns时，S＝0、Q’＝1，在节点V1产生的490mV感应电压，利用低阈值反相器采样得到Q＝0；在5.5ns时，S＝1、Q’＝0，在节点V产生出介于高低电平信号的490mV感应电压，利用低阈值反相器采样后，整形得到Q＝0。
对本发明的基于互连线电容的SR锁存电路的第一或非门电路输出下降沿时的延时进行仿真，其延时仿真曲线如图3所示，分析图3可知：下降延迟时间为8.9ps。
对本发明的基于互连线电容的SR锁存电路的第一或非门电路输出上升沿时的延时进行仿真，其延时仿真曲线如图4所示，分析图4可知：输出端的上升延迟时间为10.8ps。
对本发明的基于互连线电容的SR锁存电路进行仿真，其仿真曲线如图5所示，分析图5可知：在3ns时，R＝0、S＝0，在节点V1产生感应电压信号，利用低阈值反相器采样后得到Q＝0；在4.5ns时，R＝1、S＝1，在节点V1产生的感应电压，利用低阈值反相器采样后，Q信号输出不定态；在7.5ns时，R＝0、S＝1，在节点V1产生感应电压，利用低阈值反相器采样后得到Q＝0；在9ns时，R＝1、S＝0，在节点V1产生的感应电压并利用低阈值反相器采样后得到Q＝0。
对本发明的基于互连线电容的SR锁存电路的第一输出端输出下降沿时的延时进行仿真，其延时仿真曲线如图6所示，分析图6可知：输出端信号Q下降延迟时间为117.2ps；输出端Q’下降延迟时间为117.2ps。
对本发明的基于互连线电容的SR锁存电路第一输出端输出上升沿时的延时进行仿真，其延时仿真曲线如图7所示，分析图7可知：输出端信号Q上升延迟时间为55.9ps；输出端Q’上升延迟时间为59.4ps。
Claims (1)
1.一种基于互连线电容的SR锁存电路，包括第一或非门电路和第二或非门电路，其特征在于于所述的第一或非门电路包括第一节点隔离模块、第一容值调节模块和第一采样模块，所述的第一节点隔离模块包括第一MOS管和第二MOS管，所述的第一MOS管和所述的第二MOS管均为N型MOS管，所述的第一MOS管的漏极接入电源，所述的第一MOS管的源极和所述的第二MOS管的漏极连接且其连接端为所述的第一节点隔离模块的输出端，所述的第二MOS管的源极接地，所述的第一MOS管的栅极、所述的第一MOS管的衬底、所述的第二MOS管的栅极和所述的第二MOS管的衬底均接地，所述的第一容值调节模块包括第三MOS管和第四MOS管，所述的第三MOS管和所述的第四MOS管均为N型MOS管，所述的第三MOS管的栅极和所述的第四MOS管的栅极连接且其连接端为所述的第一容值调节模块的输出端，所述的第一容值调节模块的输出端和所述的第一节点隔离模块的输出端连接，所述的第三MOS管的源极、所述的第三MOS管的漏极和所述的第三MOS管的衬底连接且其连接端为所述的第一容值调节模块的第一输入端，所述的第一容值调节模块的第一输入端为所述的第一或非门电路的第一输入端，所述的第四MOS管的源极、所述的第四MOS管的漏极和所述的第四MOS管的衬底连接且其连接端为所述的第一容值调节模块的第二输入端，所述的第一容值调节模块的第二输入端为所述的第一或非门电路的第二输入端，所述的第三MOS管的沟道宽度调节范围为300～450nm，所述的第三MOS管的沟道长度调节范围为400～550nm，所述的第四MOS管的沟道宽度调节范围为300～450nm，所述的第四MOS管的沟道长度调节范围为450～550nm；所述的第一采样模块包括第五MOS管和第六MOS管，所述的第五MOS管为P型MOS管，所述的第六MOS管为N型MOS管，所述的第五MOS管的源极接入电源，所述的第五MOS管的栅极和所述的第六MOS管的栅极连接且其连接端为所述的第一采样模块的输入端，所述的第一采样模块的输入端和所述的第一节点隔离模块的输出端连接，所述的第五MOS管的漏极和所述的第六MOS管的漏极连接且其连接端为所述的第一采样模块的输出端，所述的第一采样模块的输出端为所述的第一或非门电路的输出端，所述的第五MOS管的衬底接电源，所述的第六MOS管的衬底接地，所述的第六MOS管的源极接地，所述的第五MOS管的沟道宽度调节范围为60nm，所述的第六MOS管的沟道长度调节范围为80～120nm，所述的第六MOS管的沟道宽度调节范围为50～60nm，所述的第六MOS管的沟道长度调节范围为150～200nm；所述的第二或非门电路包括第二节点隔离模块、第二容值调节模块和第二采样模块，所述的第二节点隔离模块包括第十一MOS管和第十二MOS管，所述的第十一MOS管和所述的第十二MOS管均为N型MOS管，所述的第十一MOS管的漏极接入电源，所述的第十一MOS管的源极和所述的第十二MOS管的漏极连接且其连接端为所述的第二节点隔离模块的输出端，所述的第十二MOS管的源极接地，所述的第十一MOS管的栅极、所述的第十一MOS管的衬底、所述的第十二MOS管的栅极和所述的第十二MOS管的衬底均接地，所述的第二容值调节模块包括第九MOS管和第十MOS管，所述的第九MOS管和所述的第十MOS管均为N型MOS管，所述的第九MOS管的栅极和所述的第十MOS管的栅极连接且其连接端为所述的第二容值调节模块的输出端，所述的第二容值调节模块的输出端和所述的第二节点隔离模块的输出端连接，所述的第九MOS管的源极、所述的第九MOS管的漏极和所述的第九MOS管的衬底连接且其连接端为所述的第二容值调节模块的第一输入端；所述的第二容值调节模块的第一输入端为所述的第二或非门电路的第一输入端，所述的第十MOS管的源极、所述的第十MOS管的漏极和所述的第十MOS管的衬底连接且其连接端为所述的第二容值调节模块的第二输入端，所述的第二容值调节模块的第二输入端为所述的第二或非门电路的第二输入端，所述的第九MOS管的沟道宽度调节范围为300～450nm，所述的第九MOS管的沟道长度调节范围为400～550nm，所述的第十MOS管的沟道宽度调节范围为300～450nm，所述的第十MOS管的沟道长度调节范围为400～550nm；所述的第二采样模块包括第七MOS管和第八MOS管，所述的第七MOS管为P型MOS管，所述的第八MOS管为N型MOS管，所述的第七MOS管的源极接入电源，所述的第七MOS管的衬底接入电源，所述的第七MOS管的栅极和所述的第八MOS管的栅极连接且其连接端为所述的第二采样模块的输入端，所述的第二采样模块的输入端和所述的第二节点隔离模块的输出端连接，所述的第七MOS管的漏极和所述的第八MOS管的漏极连接且其连接端为所述的第二采样模块的输出端，所述的第二采样模块的输出端为所述的第二或非门电路的输出端，所述的第八MOS管的衬底接地，所述的第八MOS管的源极接地，所述的第七MOS管的沟道宽度调节范围为50～60nm，所述的第七MOS管的沟道长度调节范围为80～120nm，所述的第八MOS管的沟道宽度调节范围为50～60nm，所述的第八MOS管的沟道长度调节范围为150～200nm；所述的第一或非门电路的第二输入端为所述的SR锁存电路的第一输入端，所述的第二或非门电路的第一输入端为所述的SR锁存电路的第二输入端，所述的第二或非门电路的第二输入端与所述的第一或非门电路的输出端连接且其连接端为所述的SR锁存电路的第一输出端，所述的第二或非门电路的输出端和所述的第一或非门电路的第一输入端连接且其连接端为所述的SR锁存电路的第二输出端。
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Citations (5)
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|---|---|---|---|---|
| EP0926825A2 (en) * | 1997-12-24 | 1999-06-30 | Nec Corporation | Static latch circuit and static logic circuit |
| CN101777907A (zh) * | 2009-12-31 | 2010-07-14 | 宁波大学 | 一种低功耗rs锁存器单元及低功耗主从型d触发器 |
| CN104378104A (zh) * | 2014-09-28 | 2015-02-25 | 宁波大学 | 一种cmos加法单元 |
| WO2017049989A1 (zh) * | 2015-09-25 | 2017-03-30 | 中国电子科技集团公司第二十四研究所 | 一种高速低功耗动态比较器 |
| CN108667446A (zh) * | 2018-04-02 | 2018-10-16 | 中国科学院微电子研究所 | 一种sr锁存器 |
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-
2019
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926825A2 (en) * | 1997-12-24 | 1999-06-30 | Nec Corporation | Static latch circuit and static logic circuit |
| CN101777907A (zh) * | 2009-12-31 | 2010-07-14 | 宁波大学 | 一种低功耗rs锁存器单元及低功耗主从型d触发器 |
| CN104378104A (zh) * | 2014-09-28 | 2015-02-25 | 宁波大学 | 一种cmos加法单元 |
| WO2017049989A1 (zh) * | 2015-09-25 | 2017-03-30 | 中国电子科技集团公司第二十四研究所 | 一种高速低功耗动态比较器 |
| CN108667446A (zh) * | 2018-04-02 | 2018-10-16 | 中国科学院微电子研究所 | 一种sr锁存器 |
Non-Patent Citations (1)
| Title |
|---|
| 雷师节 ; 邬杨波 ; .一种新型低功耗D锁存器设计.无线通信技术.2017,(第03期),全文. * |
Also Published As
| Publication number | Publication date |
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