CN111312724B - 一种阵列基板、其制作方法及显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 156
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 239000011810 insulating material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 239000007769 metal material Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 14
- 230000037303 wrinkles Effects 0.000 abstract description 12
- 230000007547 defect Effects 0.000 abstract description 8
- 230000009194 climbing Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 5
- 229920001621 AMOLED Polymers 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 210000000707 wrist Anatomy 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
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- General Physics & Mathematics (AREA)
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Abstract
本发明公开了一种阵列基板、其制作方法及显示装置，包括位于衬底基板上的栅绝缘层、栅线和开关晶体管；栅绝缘层包括：覆盖栅线的第一分部，以及覆盖开关晶体管的栅极的第二分部；第一分部的边缘与栅线的边缘之间的第一间距，大于第二分部的边缘与开关晶体管的栅极边缘之间的第二间距，相当于栅绝缘层在开关晶体管区的GI tail不变，在栅线区的GI tail增大，后续层间介质层连续完成两次爬坡的过程中，因栅绝缘层的边缘与栅线的边缘距离较大，致使层间介质层不易出现褶皱现象，后续源漏金属层就不会因褶皱的存在而变薄或出现尖端，从而能够很好的改善DGS不良，同时开关晶体管结构无改变，确保了无新增不良，提高了产品良率。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、其制作方法及显示装置。
背景技术
目前有源矩阵电致发光显示产品(AMOLED)正向着高清、大尺寸和高刷新频率进行。这就对AMOLED驱动电路的晶体管(TFT)性能有了更高的要求。目前用于AMOLED驱动电路的TFT结构主要有蚀阻挡层结构(ESL)、顶栅结构(Top Gate)、背沟道刻蚀结构(BCE)。其中Top Gate结构的栅极与源漏极间无重叠，因此能够有效的降低寄生电容，且刷新频率更好，尺寸更小，更能满足AMOLED发展的需要，故Top Gate结构是研发的一个重点方向。
然而，现有技术的Top Gate结构中，为了降低短沟道效应的影响，通常要保证栅极绝缘层(GI)覆盖包括栅极和栅线的栅金属层(Gate)，其中，GI边缘相比于Gate边缘多出来的部分称为栅绝缘层尾部(GI Tail)。后续层间介质层(ILD)成膜时，在GI Tail位置ILD需连续完成两次爬坡(GI坡和Gate坡)，易出现褶皱现象。再形成源漏金属层(SD)的过程中会在同样的位置出现褶皱，SD在褶皱区由于覆盖能力差而较薄且容易出现尖端。若发生静电效应或外加电压，褶皱区的SD易产生电迁移(Migration)或金属(例如Cu)扩散，在Gate-SD交叠区域造成栅线和数据线短接(DGS)不良。
发明内容
有鉴于此，本发明实施例提供一种阵列基板、其制作方法及显示装置，用以改善DGS不良，提高产品良率。
因此，本发明实施例提供的一种阵列基板，包括：衬底基板、位于所述衬底基板上的栅绝缘层、栅线和开关晶体管；其中，
所述栅绝缘层，包括：覆盖所述栅线的第一分部，以及覆盖所述开关晶体管的栅极的第二分部；
所述第一分部的边缘与所述栅线的边缘之间具有第一间距，所述第二分部的边缘与所述开关晶体管的栅极边缘之间具有第二间距，所述第一间距大于所述第二间距。
在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，还包括：驱动晶体管；
所述栅绝缘层，还包括：覆盖所述驱动晶体管的栅极的第三分部；
所述第三分部的边缘与所述驱动晶体管的栅极边缘之间具有第三间距，所述第三间距大于所述第二间距。
在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，还包括：位于所述驱动晶体管与所述衬底基板之间的遮光层，所述遮光层覆盖所述驱动晶体管的沟道区。
在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，还包括：延伸方向与所述栅线相互交叉的数据线。
基于同一发明构思，本发明实施例还提供了一种阵列基板的制作方法，包括：
提供一衬底基板；
在所述衬底基板上形成栅绝缘层、栅线和开关晶体管；
其中，所述栅绝缘层，包括：覆盖所述栅线的第一分部，以及覆盖所述开关晶体管的栅极的第二分部；
所述第一分部的边缘与所述栅线的边缘之间具有第一间距，所述第二分部的边缘与所述开关晶体管的栅极边缘之间具有第二间距，所述第一间距大于所述第二间距。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，还包括：形成驱动晶体管；
所述栅绝缘层，还包括：覆盖所述驱动晶体管的栅极的第三分部；
所述第三分部的边缘与所述驱动晶体管的栅极边缘之间具有第三间距，所述第三间距大于所述第二间距。
在所述衬底基板上形成所示栅绝缘层、所述栅线、所述开关晶体管的栅极和所述驱动晶体管的栅极，具体包括：
在所述衬底基板上依次沉积绝缘材料层、金属材料层和光刻胶层；
采用半曝光掩膜板，对所述光刻胶层进行曝光，去除位于待制作所述栅线所在区、待制作所述开关晶体管所在区和待制作所述驱动晶体管所在区之间的所述光刻胶层，且位于待制作所述栅线所在区、待制作所述驱动晶体管所在区、待制作所述开关晶体管的栅极所在区的所述光刻胶层具有第一厚度，待制作所述开关晶体管所在区中形成所述开关晶体管的栅极之外区域的所述光刻胶层具有小于第一厚度的第二厚度；
对所述金属材料层进行湿法刻蚀，形成所述栅线和所述驱动晶体管的栅极；
对所述光刻胶层进行灰化处理，去除具有所述第二厚度的所述光刻胶层；
对所述金属材料层进行湿法刻蚀，形成所述开关晶体管的栅极，同时所述栅线和所述驱动晶体管的栅极的线宽变窄；
对所述绝缘材料层进行刻蚀，形成包括覆盖所述栅线的第一分部、覆盖所述开关晶体管的第二分部、以及覆盖所述驱动晶体管的第三分部的所述栅绝缘层。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在所述衬底基板上沉积绝缘材料层之前，还包括：
在所述衬底基板上形成所述开关晶体管的有源层、以及所述驱动晶体管的有源层。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在对所述绝缘材料层进行刻蚀之后，还包括：
对开关晶体管的有源层、以及所述驱动晶体管的有源层进行导体化处理；
剥离所述光刻胶层。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在剥离所述光刻胶层之后，还包括：
在所述栅线、所述开关晶体管的栅极和所述驱动晶体管的栅极所在层上依次形成层间介质层和源漏金属层；
其中，所述源漏金属层包括：延伸方向与所述栅线相互交叉的数据线，所述开关晶体管的源极和漏极，以及所述驱动晶体管的源极和漏极；
所述开关晶体管的源极和漏极通过所述层间介质层的第一过孔与所述开关晶体管的有源层电连接；
所述驱动晶体管的源极和漏极通过所述层间介质层的第二过孔与所述驱动晶体管的有源层电连接。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括：上述阵列基板。
本发明有益效果如下：
本发明实施例提供的阵列基板、其制作方法及显示装置，包括：衬底基板、位于衬底基板上的栅绝缘层、栅线和开关晶体管；其中，栅绝缘层，包括：覆盖栅线的第一分部，以及覆盖开关晶体管的栅极的第二分部；第一分部的边缘与栅线的边缘之间具有第一间距，第二分部的边缘与开关晶体管的栅极边缘之间具有第二间距，第一间距大于第二间距。在本发明中，第一分部的边缘与栅线的边缘之间的第一间距，大于第二分部的边缘与开关晶体管的栅极边缘之间的第二间距，相当于栅绝缘层在开关晶体管区的GI tail不变，在栅线区的GI tail增大，后续层间介质层连续完成两次爬坡的过程中，因栅绝缘层的边缘与栅线的边缘距离较大，致使层间介质层不易出现褶皱现象，后续源漏金属层就不会因褶皱的存在而变薄或出现尖端，从而能够很好的改善DGS不良，同时开关晶体管结构无改变，确保了无新增不良，提高了产品良率。
附图说明
图1和图2分别为本发明实施例提供的阵列基板的结构示意图；
图3至图5分别为本发明实施例提供的阵列基板在制作过程中的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。附图中各膜层的厚度和形状不反映真实比例，目的只是示意说明本发明内容。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本发明实施例提供了一种阵列基板，如图1和图2所示，包括：衬底基板101、位于衬底基板101上的栅绝缘层102、栅线103和开关晶体管104；其中，
栅绝缘层102，包括：覆盖栅线103的第一分部1021，以及覆盖开关晶体管的栅极1041的第二分部1022；
第一分部1021的边缘与栅线103的边缘之间具有第一间距T1，第二分部1022的边缘与开关晶体管的栅极1041边缘之间具有第二间距T2，第一间距T1大于第二间距T2。
在本发明实施例提供的上述阵列基板中，第一分部1021的边缘与栅线103的边缘之间的第一间距T1，大于第二分部1022的边缘与开关晶体管的栅极1041边缘之间的第二间距T2，相当于栅绝缘层102在开关晶体管104所在区域的GI tail不变，在栅线103所在区域的GI tail增大，后续层间介质层连续完成两次爬坡的过程中，因栅绝缘层102的边缘与栅线103的边缘距离较大，致使层间介质层不易出现褶皱现象，后续源漏金属层就会比较平滑而不会因褶皱的存在变薄或出现尖端，从而能够很好的改善DGS不良，同时开关晶体管104结构无改变，确保了无新增不良，提高了产品良率。
相关技术中，通常还设置有驱动晶体管105，由于稳定性的需求，如图1所示，需增加位于驱动晶体管与衬底基板101之间的遮光层106，遮光层106覆盖驱动晶体管105的沟道区。然而，目前普遍采用金属膜层工艺来制作遮光层106，金属膜层工艺中的CVD沉积过程、DE导体化工艺会对驱动晶体管的有源层1052造成一定干扰，致使驱动晶体管105与开关晶体管104的特性存在差异，具体地，驱动晶体管105的特性相较开关晶体管104特性偏负，使得晶体管的均一性较差。
基于此，在本发明实施例提供的上述阵列基板中，如图1和图2所示，还包括：驱动晶体管105；
栅绝缘层102，还包括：覆盖驱动晶体管的栅极1051的第三分部1023；
第三分部1023的边缘与驱动晶体管的栅极1051边缘之间具有第三间距T3，第三间距T3大于第二间距T2。
第三分部1023的边缘与驱动晶体管的栅极1051边缘之间的第三间距T3，大于第二分部1022的边缘与开关晶体管的栅极1041边缘之间的第二间距T2，相当于栅绝缘层102在开关晶体管104所在区域的GI tail不变，在驱动晶体管105所在区域的GI tail增大，增加了驱动晶体管105的沟道有效长度，有效改善了驱动晶体管105的短沟道效应，提升了驱动晶体管105和开关晶体管104的均一性。在具体实施时，可通过半曝光掩膜板(Half-toneMask)来选择性、定量性调整第三间距T3的数值。
一般地，在本发明实施例提供的上述阵列基板中，还包括：延伸方向与栅线103相互交叉的数据线。
由于第一分部1021的边缘与栅线103的边缘之间的第一间距T1，大于第二分部1022的边缘与开关晶体管的栅极1041边缘之间的第二间距T2，也就是说，栅绝缘层102的边缘与栅线103的边缘距离较大，使得后续层间介质层连续完成两次爬坡的过程中，不易出现褶皱现象，栅线103与数据线的交叠区域的数据线图案就会比较平滑而不会因褶皱的存在变薄或出现尖端，从而很好的改善了DGS不良。
此外，在本发明实施例提供的上述阵列基板中，如图1所示，一般还包括位于遮光层106与开关晶体管的有源层1042、驱动晶体管的有源层1052之间的缓冲层107。
基于同一发明构思，本发明实施例提供了一种阵列基板的制作方法，由于该制作方法解决问题的原理与上述阵列基板解决问题的原理相似，因此，本发明实施例提供的该制作方法的实施可以参见本发明实施例提供的上述阵列基板的实施，重复之处不再赘述。
具体地，本发明实施例提供的一种阵列基板的制作方法，包括以下步骤：
提供一衬底基板101；
在衬底基板101上形成栅绝缘层102、栅线103和开关晶体管104，如图1所示；
其中，栅绝缘层102，包括：覆盖栅线103的第一分部1021，以及覆盖开关晶体管的栅极1041的第二分部1022；
第一分部1021的边缘与栅线103的边缘之间具有第一间距T1，第二分部1022的边缘与开关晶体管的栅极1041边缘之间具有第二间距T2，第一间距T1大于第二间距T2。
可选地，在本发明实施例提供的上述制作方法中，还可以包括步骤：形成驱动晶体管105，如图1所示；
栅绝缘层102，还包括：覆盖驱动晶体管的栅极1051的第三分部1023；
第三分部1023的边缘与驱动晶体管的栅极1051边缘之间具有第三间距T3，第三间距T3大于第二间距T2。
在衬底基板101上形成栅绝缘层102、栅线103、开关晶体管的栅极1041和驱动晶体管的栅极1051，具体可以通过以下方式进行实现：
在衬底基板101上依次沉积绝缘材料层108、金属材料层109和光刻胶层110；
采用半曝光掩膜板(Half-tone mask)，对光刻胶层110进行曝光，去除位于待制作栅线103所在区、待制作开关晶体管104所在区和待制作驱动晶体管105所在区之间的光刻胶层110，且位于待制作栅线103所在区、待制作驱动晶体管105所在区、待制作开关晶体管的栅极1041所在区域的光刻胶层110具有第一厚度H1，待制作开关晶体管104所在区中形成开关晶体管的栅极1041之外区域的光刻胶层110具有小于第一厚度H1的第二厚度H2，如图3所示；
对金属材料层109进行湿法刻蚀，形成栅线103和驱动晶体管的栅极1051；
对光刻胶层110进行灰化处理，去除具有第二厚度H2的光刻胶层110，如图4所示；
对金属材料层109进行湿法刻蚀，形成开关晶体管的栅极1041，同时栅线103和驱动晶体管的栅极1051的线宽变窄；
对绝缘材料层108进行刻蚀，形成包括覆盖栅线103的第一分部1021、覆盖开关晶体管104的第二分部1042、以及覆盖驱动晶体管105的第三分部1023的栅绝缘层102，如图5所示；
至此，用于形成栅线103和驱动晶体管的栅极1051的金属材料层109经历了两次湿法刻蚀，用于形成开关晶体管的栅极1041经历了一次湿法刻蚀，在第二次湿法刻蚀时，栅线103所在区和驱动晶体管的栅极1051所在区的金属材料层109会因基于湿法刻蚀各向同性的特点和湿法刻蚀过刻，形成较大的CD Bias，使得第一分部1021的边缘与栅线103的边缘之间的第一间距T1、以及第三分部1023的边缘与驱动晶体管的栅极1051边缘之间的第三间距T3，均大于第二分部1022的边缘与开关晶体管的栅极1041边缘之间的第二间距T2。
可选地，在本发明实施例提供的上述制作方法中，在衬底基板上沉积绝缘材料层之前，还可以执行以下步骤：
在衬底基板101上形成开关晶体管的有源层1042、以及驱动晶体管的有源层1052。
可选地，在本发明实施例提供的上述制作方法中，在对绝缘材料层108进行刻蚀之后，还需要执行以下步骤：
对开关晶体管的有源层1042、以及驱动晶体管的有源层1052进行导体化处理；
剥离光刻胶层110，如图1所示。
可选地，在本发明实施例提供的上述制作方法中，在剥离光刻胶层110之后，一般还需要执行以下步骤：
在栅线103、开关晶体管的栅极1041和驱动晶体管的栅极1051所在栅金属层上依次形成层间介质层和源漏金属层；
其中，源漏金属层包括：延伸方向与栅线相互交叉的数据线，开关晶体管的源极和漏极，以及驱动晶体管的源极和漏极；
开关晶体管的源极和漏极通过层间介质层的第一过孔与开关晶体管的有源层电连接；
驱动晶体管的源极和漏极通过层间介质层的第二过孔与驱动晶体管的有源层电连接。
需要说明的是，在本发明实施例提供的上述制作方法中，形成各层结构涉及到的构图工艺，不仅可以包括沉积、光刻胶涂覆、掩模板掩模、曝光、显影、刻蚀、光刻胶剥离等部分或全部的工艺过程，还可以包括其他工艺过程，具体以实际制作过程中形成所需构图的图形为准，在此不做限定。例如，在显影之后和刻蚀之前还可以包括后烘工艺。其中，沉积工艺可以为化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法，在此不做限定；刻蚀可以为干法刻蚀或者湿法刻蚀，在此不做限定。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、智能手表、健身腕带、个人数字助理等任何具有显示功能的产品或部件。对于显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。另外，由于该显示装置解决问题的原理与上述阵列基板解决问题的原理相似，因此，该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
本发明实施例提供的上述阵列基板、其制作方法及显示装置，包括：衬底基板、位于衬底基板上的栅绝缘层、栅线和开关晶体管；其中，栅绝缘层，包括：覆盖栅线的第一分部，以及覆盖开关晶体管的栅极的第二分部；第一分部的边缘与栅线的边缘之间具有第一间距，第二分部的边缘与开关晶体管的栅极边缘之间具有第二间距，第一间距大于第二间距。在本发明中，第一分部的边缘与栅线的边缘之间的第一间距，大于第二分部的边缘与开关晶体管的栅极边缘之间的第二间距，相当于栅绝缘层在开关晶体管区的GI tail不变，在栅线区的GI tail增大，后续层间介质层连续完成两次爬坡的过程中，因栅绝缘层的边缘与栅线的边缘距离较大，致使层间介质层不易出现褶皱现象，后续源漏金属层就会比较平滑而不会因褶皱的存在变薄或出现尖端，从而能够很好的改善DGS不良，同时开关晶体管结构无改变，确保了无新增不良，提高了产品良率。另外，通过半曝光掩膜板来选择性、定量性调整栅绝缘层所含第三分部的边缘与驱动晶体管的栅极边缘之间的第三间距的大小，使得第三间距大于第二分部的边缘与开关晶体管的栅极边缘之间的第二间距，相当于驱动晶体管所在区域的GI tail增大，增加了驱动晶体管的沟道有效长度，显著改善了驱动晶体管的短沟道效应，提升了驱动晶体管和开关晶体管的均一性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种阵列基板，其特征在于，包括：衬底基板、位于所述衬底基板上的栅绝缘层、栅线、开关晶体管、以及驱动晶体管；其中，
所述栅绝缘层，包括：覆盖所述栅线的第一分部、覆盖所述开关晶体管的栅极的第二分部，以及覆盖所述驱动晶体管的栅极的第三分部；
所述第一分部的边缘与所述栅线的边缘之间具有第一间距，所述第二分部的边缘与所述开关晶体管的栅极边缘之间具有第二间距，所述第一间距大于所述第二间距；所述第三分部的边缘与所述驱动晶体管的栅极边缘之间具有第三间距，所述第三间距大于所述第二间距；所述第三间距通过半曝光掩膜板调节。
2.如权利要求1所述的阵列基板，其特征在于，还包括：位于所述驱动晶体管与所述衬底基板之间的遮光层，所述遮光层覆盖所述驱动晶体管的沟道区。
3.如权利要求1-2任一项所述的阵列基板，其特征在于，还包括：延伸方向与所述栅线相互交叉的数据线。
4.一种阵列基板的制作方法，其特征在于，包括：
提供一衬底基板；
在所述衬底基板上形成栅绝缘层、栅线、开关晶体管以及驱动晶体管；
其中，所述栅绝缘层，包括：覆盖所述栅线的第一分部、覆盖所述开关晶体管的栅极的第二分部，以及覆盖所述驱动晶体管的栅极的第三分部；
所述第一分部的边缘与所述栅线的边缘之间具有第一间距，所述第二分部的边缘与所述开关晶体管的栅极边缘之间具有第二间距，所述第一间距大于所述第二间距；所述第三分部的边缘与所述驱动晶体管的栅极边缘之间具有第三间距，所述第三间距大于所述第二间距，所述第三间距通过半曝光掩膜板调节。
5.如权利要求4所述的制作方法，其特征在于，在所述衬底基板上形成所示栅绝缘层、所述栅线、所述开关晶体管的栅极和所述驱动晶体管的栅极，具体包括：
在所述衬底基板上依次沉积绝缘材料层、金属材料层和光刻胶层；
采用半曝光掩膜板，对所述光刻胶层进行曝光，去除位于待制作所述栅线所在区、待制作所述开关晶体管所在区和待制作所述驱动晶体管所在区之间的所述光刻胶层，且位于待制作所述栅线所在区、待制作所述驱动晶体管所在区、待制作所述开关晶体管的栅极所在区的所述光刻胶层具有第一厚度，待制作所述开关晶体管所在区中形成所述开关晶体管的栅极之外区域的所述光刻胶层具有小于第一厚度的第二厚度；
对所述金属材料层进行湿法刻蚀，形成所述栅线和所述驱动晶体管的栅极；
对所述光刻胶层进行灰化处理，去除具有所述第二厚度的所述光刻胶层；
对所述金属材料层进行湿法刻蚀，形成所述开关晶体管的栅极，同时所述栅线和所述驱动晶体管的栅极的线宽变窄；
对所述绝缘材料层进行刻蚀，形成包括覆盖所述栅线的第一分部、覆盖所述开关晶体管的第二分部、以及覆盖所述驱动晶体管的第三分部的所述栅绝缘层。
6.如权利要求5所述的制作方法，其特征在于，在所述衬底基板上沉积绝缘材料层之前，还包括：
在所述衬底基板上形成所述开关晶体管的有源层、以及所述驱动晶体管的有源层。
7.如权利要求6所述的制作方法，其特征在于，在对所述绝缘材料层进行刻蚀之后，还包括：
对开关晶体管的有源层、以及所述驱动晶体管的有源层进行导体化处理；
剥离所述光刻胶层。
8.如权利要求7所述的制作方法，其特征在于，在剥离所述光刻胶层之后，还包括：
在所述栅线、所述开关晶体管的栅极和所述驱动晶体管的栅极所在层上依次形成层间介质层和源漏金属层；
其中，所述源漏金属层包括：延伸方向与所述栅线相互交叉的数据线，所述开关晶体管的源极和漏极，以及所述驱动晶体管的源极和漏极；
所述开关晶体管的源极和漏极通过所述层间介质层的第一过孔与所述开关晶体管的有源层电连接；
所述驱动晶体管的源极和漏极通过所述层间介质层的第二过孔与所述驱动晶体管的有源层电连接。
9.一种显示装置，其特征在于，包括：如权利要求1-3任一项所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010113079.4A CN111312724B (zh) | 2020-02-24 | 2020-02-24 | 一种阵列基板、其制作方法及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010113079.4A CN111312724B (zh) | 2020-02-24 | 2020-02-24 | 一种阵列基板、其制作方法及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111312724A CN111312724A (zh) | 2020-06-19 |
| CN111312724B true CN111312724B (zh) | 2023-04-07 |
Family
ID=71160337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010113079.4A Active CN111312724B (zh) | 2020-02-24 | 2020-02-24 | 一种阵列基板、其制作方法及显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111312724B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168343A (ja) * | 1999-12-13 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 |
| KR102561113B1 (ko) * | 2015-08-13 | 2023-07-28 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| CN109585367B (zh) * | 2018-12-11 | 2020-09-25 | 合肥鑫晟光电科技有限公司 | 显示装置、显示面板、阵列基板及其制造方法 |
| CN110197831B (zh) * | 2019-06-19 | 2021-09-10 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示面板 |
-
2020
- 2020-02-24 CN CN202010113079.4A patent/CN111312724B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN111312724A (zh) | 2020-06-19 |
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