CN111312301B - 一种控制偏置电流的电路 - Google Patents
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Abstract
本发明一种控制偏置电流的电路，所述电路包括：基准偏置电流模块、镜像模块以及比较分流输出模块，所述基准偏置电流模块分别与所述镜像模块以及所述比较分流输出模块连接，用于产生基准偏置电流，所述镜像模块分别与所述基准偏置电流模块以及所述比较分流输出模块连接，用于将所述基准偏置电流进行镜像，产生第一镜像电流和固定偏置电流，所述比较分流输出模块分别与所述基准偏置电流模块以及所述镜像模块连接，用于基于第一镜像电流和固定偏置电流产生时钟镜像电流。本发明提供的电路，在非易失存储器的电源电压升高时，使得偏置电流降低，降低电荷泵的电流能力，减小VOUT建立时电源电压上峰值电流。
Description
技术领域
本发明涉及非易失存储器领域，特别是一种控制偏置电流的电路。
背景技术
目前非易失存储器内基本由电荷泵***为非易失存储器提供满足工作需要的工作电压，电荷泵***包括偏置电路、时钟电路以及电荷泵主体，偏置电路产生偏置电流，将偏置电流镜像到时钟电路，时钟电路产生时钟信号给到电荷泵主体，电荷泵根据时钟信号输出电压。
现有的非易失存储器的电荷泵***中偏置电路如说明书附图中的图1，其工作原理是：电荷泵***还没有工作时，根据MOS管原理，电源电压VCC使得第一PMOS管10导通，参考电压VREF使得第一NMOS管12导通，而第二PMOS管11此时不导通，当电荷泵***需要工作时，由非易失存储器的控制模块发使能信号EN，该使能信号EN为高电平信号，经过一个反相器inv1变为低电平信号，该低电平信号使得第二PMOS管11导通，此时整个电路接通，通过电阻R1使得整个电路产生电流，由于参考电压VREF的电压是一个很稳定的电压，则第一NMOS管12的漏极电流就是一个稳定的电流，其产生的偏置电压PB输出到电荷泵***中的时钟电路中，将此偏置电路产生的偏置电流镜像到时钟电路，该镜像的偏置电流决定时钟电路产生的时钟信号的频率，该偏置电流大小由第一NMOS管12的阈值电压和电阻R1决定，基本不随VCC变化而变化。
现有电荷泵电流驱动能力随电源电压升高而增强，当保证电荷泵输出电压在较低电源电压VCC下建立时间满足要求时，在较高电源电压VCC下建立就太快，并且由于偏置电流基本不变，使得时钟电路产生的时钟信号频率基本不变，电荷泵***需要在电源电压VCC上的得到较多的电流以保证电荷泵的电流驱动能力，从而导致VCC的峰值电流会很高，较高的峰值电流会影响电荷泵***寿命，同时还影响***其它电路工作性能，并且电源噪声会比较大，参照图2，示出了现有技术下，电荷泵***在不同电源电压时的峰值电流，其中VCC是指电源电压，IVCC是指VCC上的峰值电流，VCC＝1.5V时，IVCC大约为17.5毫安左右，当VCC＝2.0V时，IVCC大约为27毫安左右，VCC＝2.4V时，IVCC大约为34毫安左右，由此可知随着VCC的升高，IVCC的电流急速增大。
发明内容
鉴于上述问题，本发明提供一种控制偏置电流的电路，产生的偏置电流随电源电压升高而减小，当电源电压升高时，偏置电流降低，使得时钟电路的时钟信号频率降低，进而降低电荷泵的电流能力，从而减小VOUT建立时电源电压上的峰值电流。
本发明实施例提供了一种控制偏置电流的电路，所述电路包括：
基准偏置电流模块、镜像模块以及比较分流输出模块；
所述基准偏置电流模块分别与所述镜像模块以及所述比较分流输出模块连接，用于产生基准偏置电流；
所述镜像模块分别与所述基准偏置电流模块以及所述比较分流输出模块连接，用于将所述基准偏置电流进行镜像，产生第一镜像电流和固定偏置电流，并将所述第一镜像电流和固定偏置电流输出到所述比较分流输出模块；
所述比较分流输出模块分别与所述基准偏置电流模块以及所述镜像模块连接，用于基于所述第一镜像电流和所述固定偏置电流产生时钟镜像电流，所述时钟镜像电流为可由所述比较分流输出模块控制的所述第一镜像电流和所述固定偏置电流之和。
可选地，所述控制偏置电流的电路应用于存储器中，所述存储器还包括控制模块；
所述控制模块通过一个反相器，与所述基准偏置电流模块连接，所述控制模块用于，向所述基准偏置电流模块发送使能信号，所述使能信号用于控制所述基准偏置电流模块产生基准偏置电流。
可选地，所述基准偏置电流模块包括：电源电压、参考电压、第一NMOS管、第一PMOS管、第六PMOS管以及第一电阻；
所述电源电压与所述第六PMOS管源极连接，用于提供工作电源；
所述第六PMOS管栅极与所述控制模块连接的反相器的输出端连接；
所述第六PMOS管漏极分别与所述第一PMOS管源极、所述镜像模块以及所述比较分流输出模块连接，所述第六PMOS管用于在导通时，使得所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块得电；
所述第一PMOS管源极分别与所述第六PMOS管漏极、所述镜像模块以及所述比较分流输出模块连接；
所述第一PMOS管栅极分别与所述第一PMOS管漏极以及所述镜像模块连接；
所述第一PMOS管漏极分别与所述第一PMOS管栅极以及所述第一NMOS管漏极连接，所述第一PMOS管用于在导通时，与所述第一NMOS管以及所述第一电阻共同作用产生所述基准偏置电流，还用于与所述镜像模块共同作用，镜像所述基准偏置电流；
所述第一NMOS管漏极分别与所述第一PMOS管漏极以及所述镜像模块连接；
所述第一NMOS管栅极与参考电压连接；
所述第一NMOS管源极与第一电阻连接，所述第一NMOS管用于在导通时，与所述第一电阻以及所述第一PMOS管共同作用产生基准偏置电流；
所述第一电阻另一端接地，用于与所述第一NMOS管以及所述第一PMOS管共同作用产生基准偏置电流。
可选地，所述镜像模块包括：第二PMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；
所述第二PMOS管源极分别与所述第一PMOS管源极以及所述比较分流输出模块连接；
所述第二PMOS管栅极分别与所述第一PMOS管栅极以及所述第一NMOS管漏极连接；
所述第二PMOS管漏极分别与所述第二NMOS管漏极以及第二NMOS管栅极连接，所述第二PMOS管用于与所述第一PMOS管以及所述第二NMOS管共同作用，镜像所述基准偏置电流；
所述第二NMOS管漏极分别与所述第二PMOS管漏极以及所述第三NMOS管栅极连接；
所述第二NMOS管栅极分别与所述第二NMOS管漏极以及所述第三NMOS管栅极连接；
所述第二NMOS管源极接地，所述第二NMOS管用于与所述第三NMOS管共同作用，镜像所述基准偏置电流；
所述第三NMOS管漏极与所述比较分流输出模块连接；
所述第三NMOS管栅极分别与所述第二NMOS管栅极以及所述第四NMOS管栅极连接；
所述第三NMOS管源极接地，所述第三NMOS管用于与所述第二NMOS管共同作用，镜像所述基准偏置电流，产生第一镜像电流，还用于与所述比较分流输出模块共同作用，控制所述第一镜像电流，产生时钟镜像电流；
所述第四NMOS管漏极与所述比较分流输出模块连接；
所述第四NMOS管栅极与所述第三NMOS管栅极连接；
所述第四NMOS管源极接地，所述第四NMOS管用于在导通时产生固定偏置电流，还用于与所述比较分流输出模块共同作用，控制所述第一镜像电流，产生时钟镜像电流。
可选地，所述比较分流输出模块包括：第三PMOS管、第四PMOS管、第五NMOS管、第六NMOS管、第二电阻、第三电阻以及第一电容；
所述第三PMOS管源极分别与所述第二PMOS管源极、所述第二电阻的第一端、所述第四PMOS管源极以及所述第六PMOS管漏极连接；
所述第三PMOS管栅极分别与所述第三PMOS管漏极以及所述第五NMOS管漏极连接；
所述第三PMOS管漏极分别与所述第三PMOS管栅极以及所述第五NMOS管漏极连接，所述第三PMOS管用于在导通时，与所述第五NMOS管共同作用控制所述第一镜像电流；
所述第四PMOS管源极分别与所述第二PMOS管源极、所述第二电阻的第一端、所述第三PMOS管源极以及所述第六PMOS管漏极连接；
所述第四PMOS管栅极分别与所述第四NMOS管漏极以及所述第四PMOS管漏极连接；
所述第四PMOS管漏极分别与所述第六NMOS管漏极以及所述第四NMOS管漏极连接，所述第四PMOS管用于在导通时，与所述第六NMOS管共同作用，控制所述第一镜像电流的大小，与所述固定偏置电流相加产生时钟镜像电流，并将所述时钟镜像电流输出；
所述第五NMOS管漏极分别与所述第三PMOS管栅极以及所述第三PMOS管漏极连接；
所述第五NMOS管栅极分别与所述第二电阻的第二端、所述第三电阻的第一端以及所述第一电容的第一端连接；
所述第五NMOS管源极分别与所述第六NMOS管源极以及所述第三NMOS管漏极连接，所述第五NMOS管用于在导通时，与所述第二电阻、第三电阻以及所述第三PMOS管共同作用，控制所述第一镜像电流；
所述第六NMOS管漏极分别与所述第四PMOS管漏极以及所述第四NMOS管漏极连接；
所述第六NMOS管栅极与参考电压连接；
所述第六NMOS管源极分别与所述第五NMOS管源极以及所述第三NMOS管漏极连接，所述第六NMOS管用于在导通时，与所述第四PMOS管共同作用，控制所述第一镜像电流的大小，与所述固定偏置电流相加产生时钟镜像电流，并由所述第四PMOS管将所述时钟镜像电流输出；
所述第二电阻第一端分别与所述第六PMOS管漏极、所述第二PMOS管源极以及所述第三PMOS管源极连接，所述第二电阻第二端分别与所述第三电阻的第一端、所述第一电容的第一端以及所述第五NMOS管栅极连接，所述第一电容用于为所述第五NMOS管栅极提供比较电压，所述比较电压为所述电源电压经过所述第二电阻与所述第三电阻分压后的电压；
所述第三电阻第一端分别与所述第二电阻的第二端以及所述第一电容的第一端连接，所述第三电阻第二端接地，所述第三电阻用于与所述第二电阻共同作用产生所述比较电压，还用于在所述第六PMOS管关断时，与所述第二电阻串联对所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块放电；
所述第一电容第一端分别与所述第五NMOS管栅极、所述第二电阻的第二端以及所述第三电阻的第一端连接，所述第一电容第二端接地，所述第一电容用于与所述第二电阻共同作用，对所述比较电压进行稳压滤波。
可选地，当所述使能信号为低电平时，所述第六PMOS管关断，所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块放电不得电，所述控制偏置电流的电路不工作，当所述使能信号为高电平时，所述第六PMOS管导通，所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块放电得电，所述控制偏置电流的电路开始工作，输出时钟镜像电流。
可选地，所述第一镜像电流大小为，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流，加上所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流由所述比较电压大小决定，所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流由参考电压大小决定。
可选地，当所述电源电压达到预设高电压时，所述比较电压也达到最高电压，此时所述比较电压远高于参考电压，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流大小与所述第一镜像电流大小基本相等，此时所述第六NMOS管关断，所述第四PMOS管与所述第四NMOS管组成的电流支路中的电流即为所述时钟镜像电流。
可选地，当所述比较电压大于所述参考电压时，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流，大于所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，当所述比较电压小于所述参考电压时，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流，小于所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，与所述第四NMOS管产生的固定偏置电流之和即为所述时钟镜像电流。
与现有技术相比，本发明提供的一种控制偏置电流的电路，在非易失存储器中，由于第一镜像电流的大小为比较分流输出模块中，由比较电压决定的电流与由参考电压决定的电流两者之和，因此当电源电压升高时，比较分流输出模块中由比较电压决定的电流变大，使得由参考电压决定的电流变小，参考电压决定的电流与第四NMOS管产生的固定偏置电流之和即为时钟镜像电流，即本发明电路使得基准偏置电流模块产生的基准偏置电流降低，而时钟镜像电流为提供给时钟电路的电流，时钟镜像电流越小，时钟电路的时钟信号频率越低，进而降低电荷泵的电流能力，达到减小VOUT建立时电源电压峰值电流的目的，同时保障在电源电压范围内，VOUT建立时间满足要求。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术偏置电流电路图；
图2是现有技术不同电源电压时的峰值电流图；
图3是本发明一种控制偏置电流的模块示意图；
图4是本发明一种控制偏置电流的电路图；
图5是本发明不同电源电压时的偏置电流与现有技术不同电源电压时的偏置电流对照图；
图6是本发明不同电源电压时的峰值电流与现有技术不同电源电压时的峰值电流对照表，以及不同电源电压时的电荷泵输出电压建立时间表。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。
参照图3，示出了控制偏置电流电路的模块示意图，具体可以包括：
基准偏置电流模块20、镜像模块30以及比较分流输出模块40。
基准偏置电流模块20分别与镜像模块30以及比较分流输出模块40连接，用于产生基准偏置电流，镜像模块30分别与基准偏置电流模块20以及比较分流输出模块40连接，用于将基准偏置电流进行镜像，产生第一镜像电流和固定偏置电流，并输出到比较分流输出模块40，比较分流输出模块40分别与基准偏置电流模块20以及镜像模块30连接，用于基于所述第一镜像电流和固定偏置电流产生时钟镜像电流，时钟镜像电流为可由比较分流输出模块40控制的所述第一镜像电流和固定偏置电流之和。
可选地，参照图4，本发明电路应用于非易失存储器中，存储器中有控制模块50，控制模块50通过一个反相器inv1，与基准偏置电流模块20连接，该控制模块50用于，向基准偏置电流模块20发送使能信号，该使能信号用于控制基准偏置电流模块20产生基准偏置电流。
可选地，参照图4，本发明电路中基准偏置电流模块20包括：电源电压VCC、参考电压VREF、第一NMOS管201、第一PMOS管202、第六PMOS管203以及第一电阻204。
电源电压VCC与第六PMOS管203源极连接，用于提供工作电源。
第六PMOS管203栅极与控制模块连接的反相器inv1的输出端连接，第六PMOS管203漏极分别与第一PMOS管201源极、镜像模块30以及比较分流输出模块40连接，第六PMOS管203用于在导通时，使得基准偏置电流模块20、镜像模块30以及比较分流输出模块40得电。
第一PMOS管202源极分别与第六PMOS管203漏极、镜像模块30以及比较分流输出模块40连接，第一PMOS管202栅极分别与第一PMOS管202漏极以及镜像模块30连接，第一PMOS管202漏极分别与第一PMOS管202栅极以及第一NMOS管201漏极连接，第一PMOS管202用于在导通时，与第一NMOS管201以及第一电阻204共同作用产生基准偏置电流，另外，根据镜像电流源的原理，第一PMOS管202还用于与镜像模块30共同作用，将基准偏置电流镜像，以供比较分流输出模块40使用，产生时钟镜像电流。
第一NMOS管201漏极分别与第一PMOS管202漏极以及镜像模块30连接，第一NMOS管201栅极与参考电压VREF连接，第一NMOS管201源极与第一电阻204连接，第一NMOS管201用于在导通时，与第一电阻204以及第一PMOS管202共同作用产生基准偏置电流。
第一电阻204一端与第一NMOS管201源极连接，另一端接地，第一电阻204用于与第一NMOS管201以及第一PMOS管202共同作用产生基准偏置电流，根据MOS管原理，参考电压VREF是一个稳定的电压，则基准偏置电流是一个大小稳定的电流。
可选地，参照图4，本发明电路中镜像模块30包括：第二PMOS管301、第二NMOS管302、第三NMOS管303以及第四NMOS管304。
第二PMOS管301源极分别与第一PMOS管202源极以及比较分流输出模块40连接，第二PMOS管301栅极分别与第一PMOS管202栅极以及第一NMOS管201漏极连接，第二PMOS管301漏极分别与第二NMOS管302漏极以及第二NMOS管302栅极连接，第二PMOS管301用于与第一PMOS管202以及第二NMOS管302共同作用，镜像基准偏置电流。
第二NMOS管302漏极分别与第二PMOS管301漏极以及第三NMOS管303栅极连接，第二NMOS管302栅极分别与第二NMOS管302漏极以及第三NMOS管303栅极连接，第二NMOS管302源极接地，第二NMOS管302用于与第三NMOS管303共同作用，镜像基准偏置电流。
第三NMOS管303漏极与比较分流输出模块40连接，第三NMOS管303栅极分别与第二NMOS管302栅极以及第四NMOS管304栅极连接，第三NMOS管303源极接地，第三NMOS管303用于与第二NMOS管302共同作用，镜像基准偏置电流，产生第一镜像电流，还用于与比较分流输出模块40共同作用，控制第一镜像电流，产生时钟镜像电流。
第四NMOS管304漏极与比较分流输出模块40连接，第四NMOS管304栅极与第三NMOS管303栅极连接，第四NMOS管304源极接地，第四NMOS管304用于在导通时产生固定偏置电流，还用于与比较分流输出模块40共同作用，产生时钟镜像电流。
可选地，参照图4，本发明电路中比较分流输出模块40包括：第三PMOS管401、第四PMOS管402、第五NMOS管403、第六NMOS管404、第二电阻405、第三电阻406以及第一电容407。
第三PMOS管401源极分别与第二PMOS管301源极、第二电阻405的第一端、第四PMOS管403源极以及第六PMOS管203漏极连接，第三PMOS管401栅极分别与第三PMOS管401漏极以及第五NMOS管403漏极连接，第三PMOS管401漏极分别与第三PMOS管401栅极以及第五MOS管403漏极连接，第三PMOS管401用于在导通时，与第五NMOS管403共同作用控制第一镜像电流。
第四PMOS管402源极分别与第二PMOS管301源极、第二电阻405的第一端、第三PMOS管401源极以及第六PMOS管203漏极连接，第四PMOS管402栅极分别与第四NMOS管304漏极以及第四PMOS管402漏极连接，第四PMOS管402漏极分别与第六NMOS管404漏极以及第四NMOS管304漏极连接，第四PMOS管402用于在导通时，与第六NMOS管404共同作用，控制第一镜像电流的大小，第四PMOS管402与第六NMOS管404支路的电流值，与第四NMOS管304的固定偏置电流值之和即是时钟镜像电流值，并由第四PMOS管402将时钟镜像电流输出到非易失存储器的时钟电路。
第五NMOS管403漏极分别与第三PMOS管401栅极以及第三PMOS管401漏极连接，第五NMOS管403栅极分别与第二电阻405的第二端、第三电阻406的第一端以及第一电容407的第一端连接，第五NMOS管403源极分别与第六NMOS管404源极以及第三NMOS管303漏极连接，第五NMOS管403用于在导通时，与第二电阻405第三电阻406以及第三PMOS管401共同作用，控制第一镜像电流。
第六NMOS管404漏极分别与第四PMOS管402漏极以及第四NMOS管304漏极连接，第六NMOS管404栅极与参考电压VREF连接，第六NMOS管404源极分别与第五NMOS管403源极以及第三NMOS管303漏极连接，第六NMOS管404用于在导通时，与第四PMOS管402共同作用，控制第一镜像电流的大小，第六NMOS管404与第四PMOS管402支路的电流值，与第四NMOS管304的固定偏置电流值之和即是时钟镜像电流值，并由第四PMOS管402将时钟镜像电流输出到非易失存储器的时钟电路。
第二电阻405第一端分别与第六PMOS管203漏极、第二PMOS管301源极以及第三PMOS管303源极连接，第二电阻405第二端分别与第三电阻406的第一端、第一电容407的第一端以及第五NMOS管403栅极连接，第二电阻405用于为第五NMOS管403栅极提供比较电压VFB，比较电压VFB为电源电压VCC经过第二电阻405与第三电阻406分压后的电压。
第三电阻406第一端分别与第二电阻405的第二端以及第一电容407的第一端连接，第三电阻406第二端接地，第三电阻406用于与第二电阻405共同作用产生比较电压，还用于在第六PMOS管203关断时，与第二电阻405串联起来对基准偏置电流模块20、镜像模块30以及比较分流输出模块40放电。
第一电容407第一端分别与第五NMOS管403栅极、第二电阻405的第二端以及第三电阻406的第一端连接，第一电容407第二端接地，第一电容407用于与第二电阻405共同作用，对比较电压VFB进行稳压滤波。
综上所述，对比图4与现有技术电路图1，本发明电路的工作原理是：当电荷泵***需要工作时，由非易失存储器的控制模块发使能信号EN，该使能信号EN为高电平信号，经过一个反相器inv1变为低电平信号，该低电平信号使得第六PMOS管203导通，此时整个电路接通，通过参考电压VREF、第一NMOS管201以及电阻R1得到偏置电流，该偏置电流的大小作为最后输出的时钟镜像电流大小的基准，可以称为基准偏置电流。
该基准偏置电流经过第一PMOS管202、第二PMOS管301、第二NMOS管302、第三NMOS管303以及第四NMOS管304的镜像作用，产生以基准偏置电流大小为基准的第一镜像电流和固定偏置电流，第一镜像电流即为第三NMOS管303漏极电流，其电流值等于第三PMOS管401与第五NMOS管403组成的支路的电流值，加上第四PMOS管402与第六NMOS管404组成的支路的电流值。在第六PMOS管203导通时，电源电压VCC经过第二电阻405与第三电阻406分压后产生比较电压VFB，若VCC电压值很低，例如VCC小于1.5V时，导致VFB远小于参考电压VREF，此时第五NMOS管403关断，则第一镜像电流的电流值为第四PMOS管402与第六NMOS管404组成的支路的电流值，此时第一镜像电流的电流值与第四NMOS管304的电流值之和即为时钟镜像电流的电流值，由第四PMOS管402漏极输出到非易失存储器的时钟电路，随着VCC电压的增大，比较电压VFB的电压也增大，其值接近参考电压VREF，最终会远大于参考电压VREF，在这个过程中，随着VFB的增大，第五NMOS管403的电流也增大，由第三PMOS管401与第五NMOS管403组成的支路的电流值也增大，则由第四PMOS管402与第六NMOS管404组成的支路的电流值就会减小，因为第四NMOS管304的电流固定不变，所以时钟镜像电流值就会减小，当比较电压VFB的电压远大于参考电压VREF，使得第六NMOS管404关断，此时由第四PMOS管402与第六NMOS管404组成的支路断开，没有电流值，第一镜像电流的值等于由第三PMOS管401与第五NMOS管403组成的支路的电流值，此时时钟镜像电流的电流值为由第四PMOS管402与第四NMOS管304组成的支路的电流值，即第四NMOS管304产生的固定偏置电流值，之后时钟镜像电流的电流值基本稳定，此即为最小时钟镜像电流值。
可选地，参照图5，示出了本发明电路输出的时钟镜像电流与现有技术电路产生的偏置电流的对比图，图中由点和横线组成的为现有技术电路产生的偏置电流，可以看出VCC从1.5V～3.0V之间变化，该偏置电流基本不变化，其值在30微安左右，图中由方块和横线组成的为本发明电路的时钟镜像电流，可以看出VCC从1.5V～3.0V之间变化，时钟镜像电流减小，在VCC＝1.5V时，其值与偏置电流基本接近，在30微安左右，而在VCC＝1.6V时，其值在26微安左右，在VCC＝2.0V时，其值在16微安左右，在VCC＝2.4V时，其值在8微安左右，在VCC大于2.6V之后，其值稳定在8微安左右，远小于现有技术电路产生的偏置电流。
可选地，参照图6，示出了本发明电路工作时，不同电源电压VCC上的峰值电流与现有技术电路不同电源电压VCC上的峰值电流的对比图表，该图表还包括两者建立时间的对比以及电流差的对比，由图表可以看出在电源电压2.4V以内，本发明电路的峰值电流相比于现有技术电路的峰值电流，随着电源电压VCC的升高而减小，并且电压越高，峰值电流减小的越大，在VCC＝2.4时，峰值电流比现有技术电路峰值电流减少了56.4％，并且在2.4V以上因为时钟镜像电流基本稳定，使得峰值电流基本稳定，且远小于现有技术电路的峰值电流，虽然本发明电路设备输出电压VOUT建立时间在VCC较高电压时比现有技术的长，但依然满足输出电压VOUT的建立时间要求，并且因峰值电流小，从而极大的延长了电荷泵***的使用寿命。
本发明实施例中整体电路结构简单，所用电气元件较少，使得电路的可靠性比较高，很好的控制了峰值电流的大小，并且满足输出电压VOUT建立的时间。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种控制偏置电流的电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种控制偏置电流的电路，其特征在于，所述电路包括：
基准偏置电流模块、镜像模块以及比较分流输出模块；
所述基准偏置电流模块分别与所述镜像模块以及所述比较分流输出模块连接，用于产生基准偏置电流；
所述镜像模块分别与所述基准偏置电流模块以及所述比较分流输出模块连接，用于将所述基准偏置电流进行镜像，产生第一镜像电流和固定偏置电流，并将所述第一镜像电流和固定偏置电流输出到所述比较分流输出模块；
所述比较分流输出模块分别与所述基准偏置电流模块以及所述镜像模块连接，用于基于所述第一镜像电流和所述固定偏置电流产生时钟镜像电流，所述时钟镜像电流为可由所述比较分流输出模块控制的所述第一镜像电流和所述固定偏置电流之和；
其中，所述镜像模块包括：第二PMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；
所述第二PMOS管源极分别与所述基准偏置电流模块中的第一PMOS管源极以及所述比较分流输出模块连接；
所述第二PMOS管栅极分别与所述第一PMOS管栅极以及所述基准偏置电流模块中的第一NMOS管漏极连接；
所述第二PMOS管漏极分别与所述第二NMOS管漏极以及第二NMOS管栅极连接，所述第二PMOS管用于与所述第一PMOS管以及所述第二NMOS管共同作用，镜像所述基准偏置电流；
所述第二NMOS管漏极分别与所述第二PMOS管漏极以及所述第三NMOS管栅极连接；
所述第二NMOS管栅极分别与所述第二NMOS管漏极以及所述第三NMOS管栅极连接；
所述第二NMOS管源极接地，所述第二NMOS管用于与所述第三NMOS管共同作用，镜像所述基准偏置电流；
所述第三NMOS管漏极与所述比较分流输出模块连接；
所述第三NMOS管栅极分别与所述第二NMOS管栅极以及所述第四NMOS管栅极连接；
所述第三NMOS管源极接地，所述第三NMOS管用于与所述第二NMOS管共同作用，镜像所述基准偏置电流，产生第一镜像电流，还用于与所述比较分流输出模块共同作用，控制所述第一镜像电流，产生时钟镜像电流；
所述第四NMOS管漏极与所述比较分流输出模块连接；
所述第四NMOS管栅极与所述第三NMOS管栅极连接；
所述第四NMOS管源极接地，所述第四NMOS管用于在导通时产生固定偏置电流，还用于与所述比较分流输出模块共同作用，产生时钟镜像电流；
所述比较分流输出模块包括：第三PMOS管、第四PMOS管、第五NMOS管、第六NMOS管、第二电阻、第三电阻以及第一电容；
所述第三PMOS管源极分别与所述第二PMOS管源极、所述第二电阻的第一端、所述第四PMOS管源极以及所述基准偏置电流模块中的第六PMOS管漏极连接；
所述第三PMOS管栅极分别与所述第三PMOS管漏极以及所述第五NMOS管漏极连接；
所述第三PMOS管漏极分别与所述第三PMOS管栅极以及所述第五NMOS管漏极连接，所述第三PMOS管用于在导通时，与所述第五NMOS管共同作用控制所述第一镜像电流；
所述第四PMOS管源极分别与所述第二PMOS管源极、所述第二电阻的第一端、所述第三PMOS管源极以及所述第六PMOS管漏极连接；
所述第四PMOS管栅极分别与所述第四NMOS管漏极以及所述第四PMOS管漏极连接；
所述第四PMOS管漏极分别与所述第六NMOS管漏极以及所述第四NMOS管漏极连接，所述第四PMOS管用于在导通时，与所述第六NMOS管共同作用，控制所述第一镜像电流的大小，与所述固定偏置电流相加产生时钟镜像电流，并将所述时钟镜像电流输出；
所述第五NMOS管漏极分别与所述第三PMOS管栅极以及所述第三PMOS管漏极连接；
所述第五NMOS管栅极分别与所述第二电阻的第二端、所述第三电阻的第一端以及所述第一电容的第一端连接；
所述第五NMOS管源极分别与所述第六NMOS管源极以及所述第三NMOS管漏极连接，所述第五NMOS管用于在导通时，与所述第二电阻、第三电阻以及所述第三PMOS管共同作用，控制所述第一镜像电流；
所述第六NMOS管漏极分别与所述第四PMOS管漏极以及所述第四NMOS管漏极连接；
所述第六NMOS管栅极与参考电压连接；
所述第六NMOS管源极分别与所述第五NMOS管源极以及所述第三NMOS管漏极连接，所述第六NMOS管用于在导通时，与所述第四PMOS管共同作用，控制所述第一镜像电流的大小，与所述固定偏置电流相加产生时钟镜像电流，并由所述第四PMOS管将所述时钟镜像电流输出；
所述第二电阻第一端分别与所述第六PMOS管漏极、所述第二PMOS管源极以及所述第三PMOS管源极连接，所述第二电阻第二端分别与所述第三电阻的第一端、所述第一电容的第一端以及所述第五NMOS管栅极连接，所述第一电容用于为所述第五NMOS管栅极提供比较电压，所述比较电压为电源电压经过所述第二电阻与所述第三电阻分压后的电压；
所述第三电阻第一端分别与所述第二电阻的第二端以及所述第一电容的第一端连接，所述第三电阻第二端接地，所述第三电阻用于与所述第二电阻共同作用产生所述比较电压，还用于在所述第六PMOS管关断时，与所述第二电阻串联对所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块放电；
所述第一电容第一端分别与所述第五NMOS管栅极、所述第二电阻的第二端以及所述第三电阻的第一端连接，所述第一电容第二端接地，所述第一电容用于与所述第二电阻共同作用，对所述比较电压进行稳压滤波。
2.根据权利要求1所述的电路，其特征在于，所述控制偏置电流的电路应用于存储器中，所述存储器还包括控制模块；
所述控制模块通过一个反相器，与所述基准偏置电流模块连接，所述控制模块用于，向所述基准偏置电流模块发送使能信号，所述使能信号用于控制所述基准偏置电流模块产生基准偏置电流。
3.根据权利要求2所述的电路，其特征在于，所述基准偏置电流模块包括：电源电压、参考电压、第一NMOS管、第一PMOS管、第六PMOS管以及第一电阻；
所述电源电压与所述第六PMOS管源极连接，用于提供工作电源；
所述第六PMOS管栅极与所述控制模块连接的反相器的输出端连接；
所述第六PMOS管漏极分别与所述第一PMOS管源极、所述镜像模块以及所述比较分流输出模块连接，所述第六PMOS管用于在导通时，使得所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块得电；
所述第一PMOS管源极分别与所述第六PMOS管漏极、所述镜像模块以及所述比较分流输出模块连接；
所述第一PMOS管栅极分别与所述第一PMOS管漏极以及所述镜像模块连接；
所述第一PMOS管漏极分别与所述第一PMOS管栅极以及所述第一NMOS管漏极连接，所述第一PMOS管用于在导通时，与所述第一NMOS管以及所述第一电阻共同作用产生所述基准偏置电流，还用于与所述镜像模块共同作用，镜像所述基准偏置电流；
所述第一NMOS管漏极分别与所述第一PMOS管漏极以及所述镜像模块连接；
所述第一NMOS管栅极与参考电压连接；
所述第一NMOS管源极与第一电阻连接，所述第一NMOS管用于在导通时，与所述第一电阻以及所述第一PMOS管共同作用产生基准偏置电流；
所述第一电阻另一端接地，用于与所述第一NMOS管以及所述第一PMOS管共同作用产生基准偏置电流。
4.根据权利要求3所述的电路，其特征在于，当所述使能信号为低电平时，所述第六PMOS管关断，所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块放电不得电，所述控制偏置电流的电路不工作，当所述使能信号为高电平时，所述第六PMOS管导通，所述基准偏置电流模块、所述镜像模块以及所述比较分流输出模块放电得电，所述控制偏置电流的电路开始工作，输出时钟镜像电流。
5.根据权利要求3所述的电路，其特征在于，所述第一镜像电流大小为，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流，加上所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流由所述比较电压大小决定，所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流由参考电压大小决定。
6.根据权利要求1所述的电路，其特征在于，当所述电源电压达到预设高电压时，所述比较电压也达到最高电压，此时所述比较电压远高于参考电压，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流大小与所述第一镜像电流大小基本相等，此时所述第六NMOS管关断，所述第四PMOS管与所述第四NMOS管组成的电流支路中的电流即为所述时钟镜像电流。
7.根据权利要求6所述的电路，其特征在于，当所述比较电压大于所述参考电压时，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流，大于所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，当所述比较电压小于所述参考电压时，所述第三PMOS管与所述第五NMOS管组成的电流支路中的电流，小于所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，所述第四PMOS管与所述第六NMOS管组成的电流支路中的电流，与所述第四NMOS管产生的固定偏置电流之和即为所述时钟镜像电流。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| CN111312301B true CN111312301B (zh) | 2022-02-11 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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| CN201811519986.8A Active CN111312301B (zh) | 2018-12-12 | 2018-12-12 | 一种控制偏置电流的电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111312301B (zh) |
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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