CN111309521A - Fpga重加载方法、fpga卡式设备和主机 - Google Patents

Abstract

本发明适用于电子技术领域，提供了一种FPGA重加载方法、FPGA卡式设备和主机，其中，所述FPGA重加载方法包括：主机下发FPGA卡式设备重加载配置；所述主机以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息；所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。本申请采用心跳交互的方式使得FPGA卡式设备能够根据主机侧的状态进行重加载，避免了主机侧CPU负载高的情况下所导致的FPGA卡式设备重加载失败的问题，提高了FPGA卡式设备重加载的成功率。

Description

FPGA重加载方法、FPGA卡式设备和主机

技术领域

本发明属于电子技术领域，尤其涉及一种FPGA重加载方法、FPGA卡式设备和主机。

背景技术

现场可编程门阵列(Field Programmable Gate Array，FPGA)是一种可编程器件，能够以高速串行计算机扩展总线标准(Peripheral Component Interconnect express，PCIe)卡式设备的形态部署在服务器上，实现各种业务的硬件加速。

在FPGA卡式设备使用过程中，有时候服务器需要对FPGA卡式设备进行重加载，例如，FPGA卡式设备的配置文件升级时，或FPGA卡式设备出现严重功能错误而且复位无法恢复时，都需要对FPGA卡式设备进行重加载，以便于FPGA卡式设备能够按照正确的逻辑执行操作。

现有技术能够支持在不重启服务器的情况下实现PCIe接口的FPGA卡式设备的重加载，但是，现有技术所提供的PCIe接口的FPGA卡式设备重加载方法，加载成功率较低。

发明内容

有鉴于此，本发明提供了一种FPGA重加载方法、FPGA卡式设备和主机，能够提高FPGA卡式设备重加载的成功率。

本发明实施例的第一方面提供了一种FPGA重加载方法，该方法包括：

主机下发FPGA卡式设备重加载配置；

所述主机以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息；

所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。

本发明实施例的第二方面提供了一种FPGA卡式设备，用于：

接收主机以预设时间间隔为周期发送的心跳消息，并根据所述心跳消息进行重加载。

本发明实施例的第三方面提供了一种主机，用于：

下发FPGA卡式设备重加载配置；

以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息，以使得所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。

本发明与现有技术相比存在的有益效果是：本申请采用心跳交互的方式使得FPGA卡式设备能够根据主机侧的状态进行重加载，避免了主机侧CPU负载高的情况下所导致的FPGA卡式设备重加载失败的问题，提高了FPGA卡式设备重加载的成功率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种FPGA重加载方法的实现流程图；

图2是本发明实施例提供的一种FPGA卡式设备的结构示意图；

图3是本发明实施例提供的一种主机的示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定***结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的***、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例来进行说明。

现有技术所提供的FPGA卡式设备重加载方法，在主机侧CPU(central processingunit，中央处理器)负载较高的情况下可能会导致重加载不稳定的问题，例如主机侧由于CPU繁忙未能及时将FPGA卡式设备remove并卸载驱动，FPGA卡式设备在延迟预设时间后开始重加载，可能会导致主机加载失败或主机宕机，导致重加载的成功率较低，为解决这一问题，本发明实施例提供了一种FPGA重加载方法，参见图1，其示出了本发明实施例提供的一种FPGA重加载方法的实现流程图，详述如下：

S101，主机下发FPGA卡式设备重加载配置。

本发明实施例提供的FPGA重加载方法适用于FPGA带内重加载。

在主机下发FPGA卡式设备重加载配置之前，主机还会进行如下常规步骤：

主机解析FPGA所对应的函数参数，包括但不限于：FPGA卡式设备ID(Identitydocument，身份标识号)的有效性，以及带内加载方式(safe/work)，只有当FPGA卡式设备ID有效时主机才会继续进行FPGA卡式设备重加载的步骤，否则主机判断重加载失败。

若FPGA卡式设备ID有效，则主机进一步获取当前FPGA卡式设备的板卡信息，包括但不限于板卡ID、PCIe的BUS，PCIe的上桥BUS和PCIe的配置寄存器，并进行加锁操作。

完成上述常规步骤后，主机下发FPGA卡式设备重加载配置。

S102，主机以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息。

可选的，所述主机以所述预设时间间隔为周期，在所述FPGA卡式设备的第一寄存器进行写操作。例如，预设时间间隔为1s，则主机驱动周期1s写FPGA的第一寄存器。

之后，主机按顺序执行如下步骤：移除所述FPGA卡式设备、关闭PCIe桥上连端口、卸载FPGA驱动并释放Bar空间。其中，卸载FPGA驱动和释放Bar空间这两个动作顺序执行。通过这种方式，能够保证不会出现主机在向FPGA卡式设备发送心跳消息的过程中释放了Bar空间的特殊情况发生，进一步提高了FPGA卡式设备重加载的成功率。

S103，所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。

可选的，若所述FPGA卡式设备判断连续N个周期没有接收到所述主机发送的心跳消息，则所述FPGA卡式设备进行重加载，其中，N为预设值，且N为正整数。

举例来说，FPGA卡式设备3个周期未收到主机发送的心跳消息后自动重加载。

通过这种方式，FPGA是在主机已完成FPGA卡式设备移除、卸载FPGA驱动这两个步骤之后进行的重加载，避免了主机侧CPU负载高的情况下所导致的重加载失败的问题。

进一步的，主机在确定FPGA驱动移除完成之后，检测FPGA板卡done，打开PCIe桥上连端口并Rescan PCIe设备，加载FPGA驱动、驱动加载完成后刷新驱动配置和应用层配置，回写PCIe寄存器配置、解锁，从而完成FPGA的重加载。

进一步可选的，在FPGA卡式设备上设置第二寄存器，主机下发FPGA卡式设备重加载配置之后，该方法还包括：主机在所述FPGA卡式设备的第二寄存器写入第一预设字符串；所述主机根据所述第二寄存器的值，判断所述FPGA卡式设备是否重加载成功。

可选的，若所述第二寄存器的值为第二预设字符串，则所述主机判断所述FPGA卡式设备重加载成功；若所述第二寄存器的值为所述第一预设字符串，则所述主机判断所述FPGA卡式设备重加载失败，其中，所述第二预设字符串与所述第一预设字符串不相同。

可选的，在主机下发FPGA卡式设备重加载配置之后，主机通过驱动在所述FPGA卡式设备的第二寄存器写入第一预设字符串，第一预设字符串为预设的较为复杂的字符串，如为0x5a2019，第二字符串为初始字符串0x0。

当主机确定驱动加载完成后，检查FPGA卡式设备中第二寄存器的值，若第二寄存器的值为初始0x0，则继续进行刷新驱动配置和应用层配置，回写PCIe寄存器配置、解锁等步骤，若第二寄存器的值还是0x5a2019，则证明FPGA卡式设备重加载失败。

由上可知，本申请采用心跳交互的方式使得FPGA卡式设备能够根据主机侧的状态进行重加载，避免了主机侧CPU负载高的情况下所导致的FPGA卡式设备重加载失败的问题，提高了FPGA卡式设备重加载的成功率。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

以下为本发明的FPGA卡式设备实施例，对于其中未详尽描述的细节，可以参考上述对应的方法实施例。

图2示出了本发明实施例提供的FPGA卡式设备的结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

如图2所示，FPGA卡式设备包括第一寄存器和第二寄存器，其中第一寄存器用于接收主机以预设时间间隔为周期发送的心跳消息，FPGA卡式设备根据所述心跳消息进行重加载。第二寄存器用于存储第一预设字符串或第二预设字符串，以使得主机根据所述第二寄存器的值，判断所述FPGA卡式设备是否重加载成功。

进一步的，本发明实施例还提供了一种主机，所述主机用于：下发FPGA卡式设备重加载配置；以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息，以使得所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。

可选的，所述主机还用于：

在所述FPGA卡式设备的第二寄存器写入第一预设字符串；

根据所述第二寄存器的值，判断所述FPGA卡式设备是否重加载成功。

可选的，所述主机还用于：

在卸载FPGA驱动之前，移除所述FPGA卡式设备和关闭PCIe桥上连端口；卸载FPGA驱动并释放Bar空间。

由上可知，本申请采用心跳交互的方式使得FPGA卡式设备能够根据主机侧的状态进行重加载，避免了主机侧CPU负载高的情况下所导致的FPGA卡式设备重加载失败的问题，提高了FPGA卡式设备重加载的成功率。

图3是本发明实施例提供的终端的示意图，该终端可以为本申请实施例中的主机。如图3所示，该实施例的终端3包括：处理器30、存储器31以及存储在所述存储器31中并可在所述处理器30上运行的计算机程序32。所述处理器30执行所述计算机程序32时实现上述各个FPGA重加载方法实施例中的步骤，例如图1所示的步骤101至步骤103。

示例性的，所述计算机程序32可以被分割成一个或多个模块/单元，所述一个或者多个模块/单元被存储在所述存储器31中，并由所述处理器30执行，以完成本发明。所述一个或多个模块/单元可以是能够完成特定功能的一系列计算机程序指令段，该指令段用于描述所述计算机程序32在所述终端3中的执行过程。

所述终端3可以是桌上型计算机、笔记本、掌上电脑及云端服务器等计算设备。所述终端可包括，但不仅限于，处理器30、存储器31。本领域技术人员可以理解，图3仅仅是终端3的示例，并不构成对终端3的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如所述终端还可以包括输入输出设备、网络接入设备、总线等。

所称处理器30可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

所述存储器31可以是所述终端3的内部存储单元，例如终端3的硬盘或内存。所述存储器31也可以是所述终端3的外部存储设备，例如所述终端3上配备的插接式硬盘，智能存储卡(Smart Media Card，SMC)，安全数字(Secure Digital，SD)卡，闪存卡(Flash Card)等。进一步地，所述存储器31还可以既包括所述终端3的内部存储单元也包括外部存储设备。所述存储器31用于存储所述计算机程序以及所述终端所需的其他程序和数据。所述存储器31还可以用于暂时地存储已经输出或者将要输出的数据。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述***中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

在本发明所提供的实施例中，应该理解到，所揭露的装置/终端和方法，可以通过其它的方式实现。例如，以上所描述的装置/终端实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、电载波信号、电信信号以及软件分发介质等。需要说明的是，所述计算机可读介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读介质不包括是电载波信号和电信信号。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种FPGA重加载方法，其特征在于，该方法包括：

主机下发FPGA卡式设备重加载配置；

所述主机以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息；

所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。

2.根据权利要求1所述的FPGA重加载方法，其特征在于，所述主机以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息包括：

所述主机以所述预设时间间隔为周期，在所述FPGA卡式设备的第一寄存器进行写操作。

3.根据权利要求1所述的FPGA重加载方法，其特征在于，所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载包括：

若所述FPGA卡式设备判断连续N个周期没有接收到所述主机发送的心跳消息，则所述FPGA卡式设备进行重加载，其中，N为预设值，且N为正整数。

4.根据权利要求1所述的FPGA重加载方法，其特征在于，在所述主机下发FPGA卡式设备重加载配置之后，该方法还包括：

所述主机在所述FPGA卡式设备的第二寄存器写入第一预设字符串；

所述主机根据所述第二寄存器的值，判断所述FPGA卡式设备是否重加载成功。

5.根据权利要求4所述的FPGA重加载方法，其特征在于，所述主机根据所述第二寄存器的值，判断所述FPGA卡式设备是否重加载成功包括：

若所述第二寄存器的值为第二预设字符串，则所述主机判断所述FPGA卡式设备重加载成功；

若所述第二寄存器的值为所述第一预设字符串，则所述主机判断所述FPGA卡式设备重加载失败，其中，所述第二预设字符串与所述第一预设字符串不相同。

6.根据权利要求1至5任一项所述的FPGA重加载方法，其特征在于，该方法还包括：

所述主机在卸载FPGA驱动之前，移除所述FPGA卡式设备和关闭PCIe桥上连端口；

所述主机卸载FPGA驱动并释放Bar空间。

7.一种FPGA卡式设备，其特征在于，用于：

接收主机以预设时间间隔为周期发送的心跳消息，并根据所述心跳消息进行重加载。

8.一种主机，其特征在于，用于：

下发FPGA卡式设备重加载配置；

以预设时间间隔为周期，向所述FPGA卡式设备发送心跳消息，以使得所述FPGA卡式设备根据所述主机发送的心跳消息进行重加载。

9.根据权利要求8所述的主机，其特征在于，所述主机还用于：

在所述FPGA卡式设备的第二寄存器写入第一预设字符串；

根据所述第二寄存器的值，判断所述FPGA卡式设备是否重加载成功。

10.根据权利要求8所述的主机，其特征在于，所述主机还用于：

在卸载FPGA驱动之前，移除所述FPGA卡式设备和关闭PCIe桥上连端口；

卸载FPGA驱动并释放Bar空间。

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