CN111295709B

CN111295709B - 用于决策反馈均衡器的模拟复用方案

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Publication number: CN111295709B
Application number: CN201880071318.5A
Authority: CN
Inventors: R·斯里拉曼尼; D·B·彭妮
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2018-01-16
Filing date: 2018-09-11
Publication date: 2023-08-08
Anticipated expiration: 2038-09-11
Also published as: US20190356517A1; US10411919B2; WO2019143389A1; CN111295709A; US20190222445A1; CN116980259A; US10153922B1; US10785067B2

Abstract

一种装置(10)包含：电压生成器(329)，其生成参考信号(202，83，322)；多电平偏压生成器(319)，其耦合到所述电压生成器(329)以接收所述参考信号(202，83，322)并至少部分地基于所述参考信号(202，83，322)而生成多个偏压电平信号(202)。所述多电平偏压生成器(319)将所述多个偏压电平信号(202)传输到多个复用器(332)，每个复用器(332)接收选择信号(333)以选择所述多个偏压电平信号(202)的偏压电平信号子集。所述装置(10)还包含决策反馈均衡器(70)的调整电路，其从所述多个复用器(332)中的一个复用器接收偏压电平信号的相应选定子集，并利用所述偏压电平信号的相应选定子集补偿由位流中先前接收到的位造成的位的符号间干扰。

Description

用于决策反馈均衡器的模拟复用方案

技术领域

本公开的实施例大体上涉及半导体存储器装置的领域。更确切地说，本公开的实施例涉及将一组一或多个偏压电平递送到半导体存储器装置的一或多个决策反馈均衡器(DFE)电路的路由方案。

背景技术

存储器装置的操作速率，包含存储器装置的数据速率，一直随着时间推移而增大。作为存储器装置的速度增大的副作用，由于失真所致的数据错误可能增大。例如，可能发生传输数据之间的符号间干扰，因此先前接收到的数据影响目前接收到的数据(例如，先前接收到的数据影响且干扰随后接收到的数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以抵消(即，撤销、减轻或抵消)信道对传输数据的作用。

另外，校正传输信号的失真仍旧很重要。然而，常规的失真校正技术可能不会充分地校正信号的失真。DFE电路可能需要生成特定输入偏压电平，但正常这些偏压电平的生成会受到不同过程、电压和温度(PVT)的变化的影响，且可能不会针对各种PVT条件极其精确地生成输入偏压电平。因为在针对PVT条件不具有容限的情况下生成的偏压电平而产生的错误可导致最终数据出现额外失真，由此降低了在存储器装置内传输的数据的可靠性。此外，各种信道条件可能需要生成和编程各种输入偏压电平。也就是说，存储器装置可含有多个信道，每个信道可经受它们自身的信道失真条件。因此，每一信道可接收不同偏压电平，并且随着信道数目的增加，将每个偏压电平路由到相应信道所涉及的资源和时间也会增加。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：

图1是示出根据本公开的实施例的存储器装置的某些特征的简化框图；

图2示出的框图示出了根据本公开的实施例的图1的I/O接口的数据收发器；

图3示出根据本公开的实施例的图2的数据收发器的实施例的框图；

图4示出根据本公开的实施例的图2的数据收发器的第二实施例的框图；

图5示出根据本公开的实施例的失真校正电路的框图；

图6示出根据本公开的实施例的图5的决策反馈均衡器(DFE)的一部分的电路图；

图7示出根据本公开的实施例的失真校正电路的第二实施例；

图8示出根据本公开的实施例的图7的DFE的一部分的电路图；

图9示出根据本公开的实施例的偏压生成器的实施例的框图；

图10示出根据本公开的实施例的图9的偏压生成器的接收器的实施例；

图11示出根据本公开的实施例的图9的偏压生成器生成偏压电平的方法的实施例的流程图；

图12示出根据本公开的实施例的多电平偏压生成器的实施例的框图；

图13示出根据本公开的实施例的路由方案的框图，所述路由方案可以将图12的多电平偏压生成器的输出递送到存储器装置的合适部分；

图14示出根据本公开的实施例的图13的路由方案的复用器的框图；

图15示出根据本公开的实施例的图7的DFE的一部分的第二电路图；

图16示出根据本公开的实施例的偏压生成器的实施例的第二实施例；

图17示出根据本公开的实施例的图14的偏压生成器的接收器的实施例；

图18示出根据本公开的实施例的多电平偏压生成器的第二实施例的框图；

图19示出根据本公开的实施例的图14的路由方案的框图的第二实施例；

图20示出根据本公开的实施例的图19的路由方案的复用器的框图；

图21示出根据本公开的实施例的失真校正电路的第三实施例。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从***相关的和商业相关的约束，不同实施方案的约束可以是不同的。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

使用存储器装置的决策反馈均衡器(DFE)执行失真校正技术可以是有用的，例如，用于恰当地补偿存储器装置的所接收数据的失真。这确保了在存储器装置的存储器中存储的是准确值。DFE可以使用先前位数据产生校正性值，以补偿由先前位数据产生的失真。例如，最近的先前位对当前位的失真作用可高于在数个数据点之前传输的位，从而导致校正性值在这两个位之间是不同的。通过利用这些电平来校正，DFE可用于校正传输位的失真。

在一些实施例中，DFE可能需要使用偏压电平，以便精确地生成失真校正因子来充分均衡信道。因为偏压电平可以用于直接或间接地从数据中移除失真，所以增加偏压电平的可靠性可以增加失真在数据由DFE处理之后从数据中移除的可靠性。因此，偏压电平生成的经增加精确度可以增加信道均衡的精确度。

跨DFE电路的过程、电压和温度(PVT)的变化而生成精确的偏压电平可结合不断变化的操作条件用于均衡信道。因为存储器装置可含有多个数据信道，每个数据信道可包含不同信道条件，所以可以生成不同的偏压电平来单独地均衡每一信道。当不同信道的数目、不同偏压电平的数目或其组合增加时，用于将偏压电平递送到存储器装置中的合适区域的资源和时间也会增加。因而，存储器装置可包含使用模拟复用方案将合适的偏压电平高效地路由到不同信道和/或DFE电路内的不同抽头的***和方法。因此，如下文将描述，模拟复用方案可接收数个偏压电平，并且例如，可通过复用器选择偏压电平的子集来递送到存储器装置和/或DFE电路的特定部分。

现在转向图，图1是示出存储器装置10的某些特征的简化框图。确切地说，图1的框图是示出存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可以是第五代双数据速率型同步动态随机存取存储器(DDR5 SDRAM)装置。相较于前几代DDRSDRAM，DDR5 SDRAM的各个特征使得功耗降低，带宽增加且存储容量增加。

存储器装置10可包含数个存储器组12。举例来说，存储器组12可以是DDR5SDRAM存储器组。存储器组12可以在布置于双直插存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上提供。如将了解，每个DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可经进一步布置以形成组群。举例来说，对于8千兆比特(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个组群的16个存储器组12，每个组群包含2个存储器组。举例来说，对于16GB的DDR5SDRAM，存储器芯片可包含布置成8个组群的32个存储器组12，每个组群包含4个存储器组。依据总体***的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

存储器装置10可包含配置成与外部装置交换(例如，接收和传输)信号的命令接口14和输入/输出(I/O)接口16。命令接口14配置成从外部装置(未示出)(例如，处理器或控制器)提供数个信号(例如，信号15)。处理器或控制器可向存储器装置10提供各个信号15以促进将写入到存储器装置10或从存储器装置10读取的数据的传输和接收。

如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，举例来说，以确保对信号15的适当处理。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用***时钟信号差分对，在本文中称为真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且数据在正时钟边沿和负时钟边沿上传输或接收。

时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)并生成内部时钟信号CLK。内部时钟信号CLK被供应给内部时钟生成器30，例如延迟锁定回路(DLL)电路。内部时钟生成器30基于接收到的内部时钟信号CLK而生成相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应给I/O接口16，举例来说，并用作用于确定读取数据的输出时序的时序信号。

内部时钟信号CLK还可提供给存储器装置10内的各个其它组件，并且可用于生成各种额外内部时钟信号。举例来说，内部时钟信号CLK可提供给命令解码器32。命令解码器32可从命令总线34接收命令信号，并且可解码命令信号以提供各个内部命令。举例来说，命令解码器32可通过总线36向内部时钟生成器30提供命令信号，以协调相位控制内部时钟信号LCLK的生成。举例来说，相位控制内部时钟信号LCLK可用于穿过I/O接口16的时钟数据。

此外，命令解码器32可以对例如读取命令、写入命令、模式寄存器设定命令、激活命令等命令进行解码，且提供经由总线路径40对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，其提供必要的解码(例如，行解码器和列解码器)，以及例如时序控制和数据控制等其它特征，以促进去往和来自存储器组12的命令的执行。存储器组12和组控制块22可被统称为存储器阵列23。

存储器装置10基于从例如处理器等外部装置接收到的命令/地址信号而执行操作，例如读取命令和写入命令。在一个实施例中，命令/地址总线可以是容纳命令/地址信号(CA<13:0>)的14位总线。命令/地址信号使用时钟信号(Clk_t/和Clk_c)定时到命令接口14。举例来说，命令接口可包含命令地址输入电路20，其配置成通过命令解码器32接收和传输命令以提供对存储器组12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号启用存储器装置10以处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取在具有命令的CA<13:0>总线上编码。

另外，命令接口14可配置成接收数个其它命令信号。举例来说，可提供裸片终端(CA_ODT)信号上的命令/地址以促进存储器装置10内的适当阻抗匹配。重设命令(RESET_n)可用于(举例来说)在通电期间重设命令接口14、状态寄存器、状态机等等。命令接口14还可接收命令/地址反相(CAI)信号，其可经提供以反相命令/地址总线上的命令/地址信号CA<13:0>的状态，举例来说，依据特定存储器装置10的命令/地址路由。还可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于复用信号，使得它们可以基于特定应用中多个存储器装置的配置而进行交换以启用信号到存储器装置10的特定路由。同样，可以提供用于促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用于使存储器装置10处于测试模式以进行连接性测试。

命令接口14还可用于向***处理器或控制器提供可被检测到的特定错误的警告信号(ALERT_n)。举例来说，如果检测到循环冗余校验(CRC)错误，那么警告信号(ALERT_n)可从存储器装置10传输。还可生成其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线和引脚可在特定操作期间用作输入引脚，例如在使用TEN信号执行的连接性测试模式中，如上文所描述。

可以利用上文所论述的命令和定时信号通过经由I/O接口16传输和接收数据信号44来向存储器装置10发送数据和从存储器装置10发送数据。更确切地说，数据可以通过数据总线46发送到存储器组12或从存储器组12检索，数据总线46包含多个双向数据总线。一般被称为DQ信号的数据I/O信号一般在一或多个双向数据总线中传输和接收。对于特定存储器装置，例如DDR5 SDRAM存储器装置，I/O信号可以划分成较高和较低字节。举例来说，对于x16存储器装置，I/O信号可以划分成(举例来说)对应于数据信号的较高和较低字节的较高和较低I/O信号(例如，DQ<15:8>和DQ<7:0>)。

为了在存储器装置10内实现较高数据速率，例如DDR存储器装置等特定存储器装置可以利用数据选通信号，一般被称为DQS信号。DQS信号通过发送数据的外部处理器或控制器(例如，针对写入命令)或通过存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号实际是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作捕获对应输入数据的时钟信号。如同时钟信号(Clk_t/和Clk_c)，数据选通(DQS)信号可以作为数据选通信号(DQS_t/和DQS_c)差分对来提供，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等特定存储器装置，DQS信号差分对可划分成(举例来说)对应于发送到存储器装置10和从存储器装置10发送的数据的较高和较低字节的较高和较低数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。

还可通过I/O接口16向存储器装置10提供阻抗(ZQ)校准信号。ZQ校准信号可以提供给参考引脚，并且用于通过跨过程、电压和温度(PVT)值的变化而调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可以提供给ZQ参考引脚，用于调整电阻以便将输入阻抗校准到已知值。如将了解，精确电阻器大体上耦合在存储器装置10上的ZQ接脚和存储器装置10外部的GND/VSS之间。此电阻器充当调整IO引脚的内部ODT和驱动强度的参考。

另外，可以通过I/O接口16向存储器装置10提供环回信号(LOOPBACK)。在测试或调试阶段期间可以使用环回信号将存储器装置10设置成处于信号通过相同引脚环回穿过存储器装置10的模式。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通，也有可能只包含数据引脚。这一般意在用于监测由存储器装置10在I/O接口16处捕获的数据。

如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用于限定可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可以并入到存储器***10中。因此，应理解提供图1的框图仅仅是为了突出存储器装置10的某些功能特征以辅助后续的详细描述。

在一些实施例中，存储器装置10可以布置在主机装置中(物理地集成到主机装置中或以其它方式连接到主机装置)或以其它方式耦合到主机装置。主机装置可包含台式电脑、笔记本电脑、寻呼机、蜂窝式电话、个人助理、便携式音频播放器、控制电路、相机等中的任一个。主机装置还可以是网络节点，例如路由器、服务器或客户端(例如，先前所述类型的计算机中的一个)。主机装置可以是某一其它种类的电子装置，例如复印机、扫描仪、打印机、游戏控制台、电视、机顶盒视频分发或录制***、电缆箱、个人数字媒体播放器、工厂自动化***、汽车计算机***或医疗装置。(就像本文所使用的许多其它术语一样，用于描述***的这些不同实例的术语可以共享一些提及物，因而不应借助于所列的其它项目来狭义地解释。)

因此，主机装置可以是基于处理器的装置，其可包含控制主机中的***功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享***控制的多个处理器。主机处理器可以直接或间接地耦合到主机的额外***元件，使得主机处理器通过执行可存储在主机内或主机外部的指令来控制主机的操作。

如上文所论述，数据可以写入到存储器装置10和从存储器装置10读取，例如通过主机，因此存储器装置10用作易失性存储器，例如双倍数据速率DRAM(例如，DDR5 SDRAM)。在一些实施例中，主机还可包含单独的非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅氧化物氮化物氧化物硅(SONOS)存储器、金属氧化物氮化物氧化物硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，“与非”存储器、“或非”存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(SSD)、MultimediaMediaCard(MMC)、SecureDigital(SD)卡、闪存(CF)卡，或任何其它合适的装置。此外，应了解，主机可包含一或多个外部接口，例如通用串行总线(USB)、***组件互连(PCI)、PCI快速(PCI-E)、小型计算机***接口(SCSI)、IEEE 1394(火线)或任何其它合适的接口，以及使得用户能够输入数据到主机中的一或多个输入装置，例如，按钮、开关元件、键盘、光笔、触笔、鼠标和/或话音辨识***。主机还可任选地包含输出装置，例如耦合到处理器和用于与例如互联网等网络介接的网络接口装置(例如，网络接口卡(NIC))的显示器。如将了解，依据主机的应用，主机可包含许多其它组件。

主机可用于将数据传递到存储器装置10以供存储，并且可从存储器装置10读取数据以在主机处执行各种操作。因此，在一些实施例中，为了促进这些数据传输，I/O接口16可包含用以从I/O接口16接收和向I/O接口16传输DQ信号的数据收发器48。

图2大体地示出存储器装置10的I/O接口16，且更确切地说，示出数据收发器48。如所示出，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52和串行器/串并转换器54。应注意，举例来说，在一些实施例中，可以利用多个数据收发器48，每个数据收发器48可用于与每一个对应于数据信号的较高和较低字节的较高和较低I/O信号(例如，DQ<15:8>和DQ<7:0>)中的相应一个连接。因此，I/O接口16可包含多个数据收发器48，每个数据收发器48对应于一或多个I/O信号(例如，包含相应的DQ连接器50、DQ收发器52和串行器/串并转换器54)。

例如，DQ连接器50可以是引脚、垫、其组合，或用于接收DQ信号的另一类型的接口，例如，用于作为数据写入操作的部分，向存储器阵列23传输数据。另外，DQ连接器50可用于从存储器装置10传输DQ信号，例如，作为数据读取操作的部分，从存储器阵列23传输数据。为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，例如，DQ收发器52可从存储器阵列23接收由内部时钟生成器30生成的时钟信号，作为确定数据读取操作的输出时序的时序信号。通过内部时钟生成器30传输的时钟信号可基于由存储器装置10在时钟连接器56(例如，引脚、垫、其组合，等等)处接收且通过时钟输入电路18路由到内部时钟生成器30的一或多个定时信号。因此，DQ收发器52可从存储器阵列23接收由内部时钟生成器30生成的时钟信号，作为确定数据读取操作的输出时序的时序信号。

例如，作为数据写入操作的部分，图2的DQ收发器52还可接收一或多个DQS信号以在选通数据模式中操作。DQS信号可在DQS连接器60(例如，引脚、垫、其组合，等等)处接收并通过DQS收发器60路由到DQ收发器52，所述DQS收发器60用于通过DQS信号到DQ收发器52的选择性传输来控制数据选通模式。因此，DQ收发器52可以从存储器阵列23接收控制数据写入操作的DQS信号。

如上文所提到，数据收发器48可以在多个模式中操作，以促进存储器装置10(例如，存储器阵列23)中的数据传入和传出。例如，为了在存储器装置10内实现较高数据速率，可以进行其中利用DQS信号的数据选通模式。DQS信号可通过发送被DQS连接器58(例如，引脚、垫、其组合，等等)接收的数据的外部处理器或控制器(例如，对于写入命令)来驱动。在一些实施例中，DQS信号用作捕获对应输入数据的时钟信号。

另外，如图2中所示，数据收发器48还包含串行器/串并转换器54，其用于在存储器装置10的数据写入操作期间将串行数据位(例如，串行位流)变换为并行数据位(例如，并行位流)以用于沿着数据总线46传输。同样，串行器/串并转换器54用于在存储器装置10的读取操作期间将并行数据位(例如，并行位流)变换为串行数据位(例如，串行位流)。以此方式，串行器/串并转换器54用于将从例如主机装置接收的具有串行格式的数据变换为适合存储在存储器阵列23中的并行格式。同样，串行器/串并转换器54用于将从例如存储器阵列23接收的具有并行格式的数据变换为适合传输到主机装置的串行格式。

图3将数据收发器48示出为包含耦合到数据传递总线51的DQ连接器50、DQ接收器62、DQ传输器64(其结合DQ接收器62形成DQ收发器52)、串并转换器66和串行器68(其结合串并转换器66形成串行器/串并转换器54)。在操作中，主机(例如，上文所描述的主机处理器或其它存储器装置)可用于以串行形式跨数据传递总线51向数据收发器48传输数据，作为到存储器装置10的数据写入操作的部分。此数据在DQ连接器50处接收并被传输到DQ接收器62。例如，DQ接收器62可对数据执行一或多个操作(例如，放大、数据信号的驱动等)，和/或可用作数据锁存器，直到接收到用于协调(例如，控制)数据到串并转换器66的传输的相应DQS信号为止。作为数据写入操作的部分，串并转换器66可用于将数据从它沿着数据传递总线51传输的格式转换(例如，变换)为用于将数据传输到存储器阵列23以供在其中存储的格式(例如，并行形式)。

同样地，在读取操作(例如，通过数据传递总线51从存储器阵列23读取数据和向主机传输读取数据)期间，串行器68可以一个供存储器阵列使用的格式(例如，并行形式)接收从存储器阵列读取的数据，并且可将接收到的数据转换(例如，变换)为第二格式(例如，串行形式)，使得数据可以与数据传递总线51和/或主机中的一或多个兼容。经转换数据可以从串行器68传输到DQ传输器64，由此可以进行数据上的一或多个操作(例如，去放大、数据信号的驱动，等等)。另外，DQ传输器64可用作接收到的数据的锁存器，直到例如从内部时钟生成器30接收到用于协调(例如，控制)数据到DQ连接器50的传输以用于沿着数据传递总线51传输到主机的一或多个组件的相应时钟信号为止。

在一些实施例中，在DQ连接器50处接收到的数据可失真。例如，在DQ连接器50处接收到的数据可受其中先前接收到的数据干扰随后接收到的数据的符号间干扰(ISI)影响。例如，由于增加的数据卷跨数据传递总线51传输到DQ连接器50，所以在DQ连接器50处接收到的数据可相对于通过主机传输的数据失真。减轻(例如，抵消或取消)此失真且有效逆转ISI作用的一个技术是向数据施加均衡操作。图4示出包含可用于此均衡操作的均衡器的数据收发器48的实施例。

图4示出数据收发器48的一个实施例，其包含均衡器，具体地是决策反馈均衡器(DFE)70。如所示出，DFE 70是多抽头(例如，四抽头)DFE 70。但是，少于或多于四个抽头可以与DFE 70结合使用。同样，DFE 70可以布置成与串并转换器66或DQ接收器62分离或布置在串并转换器66或DQ接收器62内部。在操作中，二元输出(例如，来自锁存器或决策限幅器)被捕获在一或多个数据锁存器或数据寄存器中。在本实施例中，这些数据锁存器或数据寄存器可以布置在串并转换器66中，并且其中存储的值可以锁存或沿着路径72、74、76和78传输。

当数据位在DQ接收器62处接收到时，它可以被识别为作为位“n”从主机传输，并且可以作为失真位n(例如，位n已因为ISI而失真)在时间t₀接收到。在DQ接收器62处接收到失真位n之前接收到(例如，在紧接在时间t₀之前的时间t_-1接收到)的最近位可以被识别为n-1，并且示出为沿着路径72从数据锁存器或数据寄存器传输。在DQ接收器62处接收到失真位n之前接收到(例如，在紧接在时间t_-1之前的时间t_-2接收到)的第二最近位可以被识别为n-2，并且示出为沿着路径74从数据锁存器或数据寄存器传输。在DQ接收器62处接收到失真位n之前接收到(例如，在紧接在时间t_-2之前的时间t_-3接收到)的第三最近位可以被识别为n-3，并且示出为沿着路径76从数据锁存器或数据寄存器传输。在DQ接收器62处接收到失真位n之前接收到(例如，在紧接在时间t_-3之前的时间t_-4接收到)的第四最近位可以被识别为n-4，并且示出为沿着路径78从数据锁存器或数据寄存器传输。位n-1、n-2、n-3和n-4可以被视为干扰接收到的失真位n的位群组(例如，位n-1、n-2、n-3和n-4对主机传输的位n产生ISI)，并且DFE 70可用于抵消由位n-1、n-2、n-3和n-4的群组对主机传输的位n造成的失真。

因此，锁存或沿着路径72、74、76和78传输的值可分别对应于从DQ接收器62传输以存储在存储器阵列23中的最近先前数据值(例如，先前位n-1、n-2、n-3和n-4)。这些先前传输位沿着路径72、74、76和78反馈到DFE 70，DFE 70用于生成可以借助求和器(例如，求和放大器)添加到接收到的输入信号(例如，从DQ连接器50接收到的数据，例如失真位n)中或从中减去的经加权抽头(例如，电压)。在其它实施例中，经加权抽头(例如，电压)可以与初始参考值组合以生成对应于或减轻接收到的数据的失真(例如，减轻失真位n的失真)的偏移。在一些实施例中，抽头经加权以反映先前接收到的最近数据(例如，位n-1)对接收到的数据(例如，失真位n)的失真的影响可强于在先前时间接收到的位(例如，位n-1、n-2和n-3)。DFE70可因为每个先前位而用于生成抽头(例如，电压)的量值和极性，以共同抵消由那些先前接收到的位造成的失真。

例如，对于本实施例，先前接收到的位n-1、n-2、n-3和n-4中的每一个可具有两个值(例如，二进制0或1)中的一个值，这个值传输到串并转换器66以供传输到存储器阵列23，并且另外锁存或保存在寄存器中以供随后沿着相应路径72、74、76和78传输。在所示实施例中，这为位n-1、n-2、n-3和n-4的群组产生了十六(例如，2⁴)个可能的二进制组合(例如，0000、0001、0010、……、1110或1111)。DFE 70用于选择和/或生成对应的抽头值，不管(例如，基于沿着路径72、74、76和78接收到的值)确定是存在前述十六个组合中的哪一个用于调整从DQ连接器50接收到的输入值(例如，失真位n)或修改随后施加到从DQ连接器50接收到的输入值(例如，失真位n)的参考值，以便取消来自数据流(例如，位n-1、n-2、n-3和n-4的群组)中的先前位的ISI失真。

使用失真校正(例如，DFE 70)可为有益的，使得从DQ连接器50传输的数据在存储器阵列23中正确地展现而不具有失真。因此，它可适用于存储先前位数据以用于失真校正。如图5的框图中所示，失真校正电路80可被包含为DQ接收器62的部分，但是可能不需要物理地定位在那里(例如，失真校正电路80实际上可以耦合到DQ接收器62)。在一些实施例中，失真校正电路80可用于提供先前传输位数据以校正通过信道84(例如，连接、传输线和/或导电材料)传输的失真位81(例如，已通过ISI和/或***失真而失真的位)。

失真位81可从信道84传输到放大装置82(例如，可变增益放大器)。失真位81可从放大装置82传输到DFE 70，示出为具有单个经加权抽头86。失真位81可与DQ参考信号83同时传输到DFE 70。DQ参考信号83可表示阈值(例如，电压电平)，用于确定由DQ连接50接收的传输位是逻辑低(例如，0)还是逻辑高(例如，1)。

DFE 70可用于使用利用先前位数据(例如，n-1位数据)加权的抽头校正失真位81的失真。n-1位的数据(例如，逻辑1或逻辑0)可通过路径72传输。单个经加权抽头86的量值和极性可以通过求和电路85抵消由n-1位造成的总失真，求和电路85用作向失真位81施加电流以抵消由n-1位造成的失真的电流求和器。例如，如果在DQ连接50处接收到的位确定为低于DQ参考信号83，那么接收到的位81作为逻辑低传输到存储器阵列23。经加权抽头86的量值和极性能够校正失真位81和DQ参考信号83。

失真位81的修改版本和DQ参考信号83的修改版本可以传输到数据锁存器94。校正位88可以通过数据锁存器94生成，并从数据锁存器94传输到串并转换器66，这可在DQS信号96的上升边沿上进行。在其它实施例中，可以遵循定时方案的变化以包含额外或替代性的数据传输方法。当在串并转换器66中接收到校正位88时，新n-1位的值可以存储例如在串并转换器66中以供沿着路径72传输。可在下文更详细地描述与DFE 70和放大装置82相关联的失真校正电路***。

图6示出可以抵消与失真位81相关联的失真的图5的DFE 70的一部分的电路图。数据位可在求和电路85的第一输入102和第二输入104处接收。第一输入102和第二输入104可以通信方式耦合到可以启用或停用的装置(例如，经耦合以向场效应晶体管106和108供应门信号)。失真位81可由第一输入102接收，且DQ参考信号83可由第二输入104接收。以此方式，两个场效应晶体管106和108可受失真位81和DQ参考信号83控制。

经加权抽头86和它的相反值(例如，相反经加权抽头87)可以传输到输出110和112，以校正失真位81的失真。n-1位的逻辑高通过路径72传输。在此情况下，可以实施n-1位以生成经加权抽头86和相反经加权抽头87作为两个场效应晶体管116和118的控制信号，以便实现经加权抽头值86和87对输出110和112的贡献。

经加权抽头值86和87可允许将电流施加到输出110和112，借此通过可控制源120(例如，受数模(DAC)转换器121控制的电流源119)来控制所供应的电流。输出110和112可以是DQ参考信号83和失真位81中的一或多个的经修改值，并且可以传输到数据锁存器94(例如，生成二元输出的再生锁存器或限幅器)。校正位88可以通过数据锁存器94基于输出110和112来生成，并且可以在DQS信号96的上升边沿上传输到串并转换器66。串并转换器66中存储用于沿着路径72传输的n-1位信息可以利用校正位88来更新以便用于未来失真校正。

在一些应用中，校正位88所需要的调整精确度可能高于经加权抽头86和87原本可以提供的。图7示出可接收先前数据(例如，n-1位数据、n-2位数据、n-3位数据和n-4位数据)的四个位以产生四个经加权抽头86、162、164和166来对失真位81执行更精确的失真校正的失真校正电路160的框图。以类似于失真校正电路80的方式，失真位81可以通过信道84传输到放大装置82。DQ参考信号83也可传输到放大装置82。

失真位81和DQ参考信号83可以从放大装置82传输到DFE 70。先前位的位数据可以通过路径72、74、76和78传输。DFE 70可用于使用从四个先前位的位数据产生的四个经加权抽头86、162、164和166来校正失真位81的失真。DFE 70可用于生成每一个沿着路径72、74、76和78传输的先前位的每一个经加权抽头86、162、164和166的量值和极性，它们可以设计成抵消由先前接收到的位造成的失真位81的总失真。

失真位81的修改版本和DQ参考信号83的修改版本中的一或多个可以传输到数据锁存器94。校正位88可以在DQS信号96的上升边沿上从数据锁存器94传输到串并转换器66。串并转换器66可以利用n-1位、n-2位、n-3位和n-4位的值来更新，并且值可以存储用于沿着路径72、74、76和78传输。可以在下文更详细地描述与DFE 70相关联的失真校正电路***。

图8示出可以抵消失真的图7的DFE 70的一部分的电路图。如图8中另外所示，DFE70可以通过在路径72、74、76和78上传输的数据接收n-1位、n-2位、n-3位或n-4位或其中任何组合的逻辑高或低。在此情况下，可以实施沿着路径72、74、76和78传输的数据以生成经加权抽头86、162、164和166和相反经加权抽头87、163、165和167作为场效应晶体管116、118、182、184、186、188、190和192的控制信号，以控制从其传输到输出110和112的输出。场效应晶体管116、118、182、184、186、188、190和192可以选择性地且可控制地激活以反映由先前校正位的各种组合表示的这十六个(例如，2⁴)不同的可能二进制状态中的一个(例如，0000、0001、0010、……1111)。

经加权抽头86、87、162、163、164、166和167的值可以施加到输出110和112，借此通过可控制源120和额外可控制源194、196和198(例如，分别具有相应的受DAC121、195、197、199控制的电流源119、189、191和193)来控制所供应的电流。输出110和112可以传输到数据锁存器94。校正位88可以通过数据锁存器94基于输出110和112来生成，并且可以在DQS信号96的上升边沿上传输到串并转换器66。串并转换器66中存储用于沿着路径72、74、76和78传输的n-1位、n-2位、n-3位和n-4位信息可以利用校正位88来更新(例如，n-4位将更新成反映n-3数据，n-3位将更新成反映n-2数据，n-2数据将更新成反映n-1数据，且n-1数据将利用最新校正位更新)以用于未来失真校正。

在一些实施例中，通过控制相应的电流源119、189、191和193，DAC 121可以改变和/或控制可控制源120的电流贡献，且额外DAC 195、197和199可以改变和/或控制额外可控制源194、196和198的电流贡献。在此类实施例中，DAC 121、195、197和199可包含能够向电流源119、189、191和193供应指定输出(例如，电压)的固定电路。因而，DAC 121、195、197和199可以向相应电流源119、189、191和193的输入供应相同输出，而不管PVT条件如何变化(例如，在标准操作条件之外的操作温度变化)。在其它实施例中，DAC 121、195、197和199可以生成由于PVT条件而改变的输出，但是，所述改变的输出可能并不是始终以一种合适和/或可控制的方式改变。也就是说，对于给定的一组PVT条件，DAC 121、195、197和199的输出与电流源119、189、191和193的输出(例如，可控制源120、194、196和198的所得输出)之间可能不存在直接关系。因而，即使DAC 121、195、197和199的输出与电流源119、189、191和193的所得输出均受PVT条件影响，但是当PVT条件改变时，适当控制可控制源使得它根据相应的经加权抽头(例如，86、162、164、166)贡献合适电流以精确反映影响DFE 70的条件所需要的DAC输出也可能会改变。例如，为了以指定用于一组PVT条件的电流修改输出110和112的电流，可控制源120可以利用从DAC 121接收到的第一输入电平。为了以指定用于不同的一组PVT条件的相同电流修改输出110和112的电流，来自DAC 121的可控制源120处的第二输入电平可为合适的。因此，DAC 121、195、197和199可以提供固定输出和/或无法跨不断变化的PVT条件进行适当调整的输出来调整电流源119、189、191和193的输出，使得可控制源120、195、197和199恰当地用于补偿影响DFE 70的不断变化的条件。

因此，图9示出可以生成PVT容忍偏压电平以适当地调整图8的可控制源120、194、196和198而不管PVT条件如何的偏压生成器200。也就是说，并不是图8中所示的DAC 121、195、197和199，而是偏压生成器200的输出可以通信方式耦合到例如电流源119、189、191和193的输入以控制其输出，并且因此控制可控制源120、194、196和198的输出。

在一些实施例中，偏压生成器200可以接受两个输入，即DQ参考信号83和经修改DQ参考信号204，并且可以输出适合控制可控制源120的偏压电平NBias 202。输入DQ参考信号83可以表示输入到图7中的DFE 70的相同信号DQ参考信号83。也就是说，DQ参考信号83可以表示用于确定由偏压生成器200接收的位是逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。第二输入，即经修改DQ参考信号204，可以表示校正因子“X”(例如，5mV)添加到DQ参考信号83中的组合。校正因子X可以表示产生可控制源120、194、196和198的所要输出的校正(例如，失真移除)电平。也就是说，为了以一定量(例如，5mv)调整数据信道上的数据(例如，位)例如以生成校正位88，校正因子X可以与这个量匹配。因而，校正因子X可以某一电平乘以增益(例如，Gain*X)来调整求和电路85的输出110和112，因为输出110和112可具有通过例如放大装置82施加的额外增益。此外，在一些实施例中，求和电路85中每个经加权抽头86、162、164和166所贡献的所要校正电平可编程和/或由用户调整，以便适当地校准存储器装置10。也就是说，每个经加权抽头86、162、164和166可设置成从数据信道中充分移除失真，并且因为施加到输出110和112的校正可取决于经加权抽头86、162、164和166及可控制源120、194、196和198的组合，所以校正因子X还可基于经编程和/或经用户调整的值。

尽管所要校正电平可以接收作为偏压生成器200的输入(例如，校正因子X)的部分，但是在任何一组PVT条件下，输入到电流源119、189、191或193以便生成合适的电流校正量的偏压生成器200的合适偏压电平(例如，NBias 202)可能不是已知的。也就是说，由偏压生成器200输出的偏压电平NBias 202和由可控制源120生成的所得电流之间可能不存在直接和/或明确限定的关系。因此，偏压电平NBias 202和由求和电路85施加的校正之间可能也不存在直接和/或明确限定的关系。因此，在一些实施例中，为了确定合适的偏压电平NBias 202输出，偏压生成器200可首先接收所要校正电平(例如，校正因子X)作为输入，并确定由此校正电平产生的偏压电平NBias 202，如进一步将描述的。

在此类实施例中，DQ参考信号83和经修改DQ参考信号204可以施加到模拟DQ接收器62的接收器206，如下文进一步描述。也就是说，校正因子X可以施加到接收器206，使得因为向DQ接收器62施加校正因子X而产生的特性可以被确定。因而，接收器206可以输出信号OutF 208和Out 210，它们可对应于针对DQ接收器62的特性调整的输入信号经修改DQ参考信号204和DQ参考信号83。

在一些实施例中，接收器206的输出(例如，OutF 208和Out 210)可以馈送到运算放大器(op-amp)212(例如，差分放大器)中。op-amp 212可确定OutF 208和Out 210之间的差，并将这个差与输出结果偏压电平NBias 202之前的增益相乘。在一些实施例中，所得偏压电平NBias 202可以反馈到接收器206中，使得Out 210和/或OutF 208信号可以进行调整，直到它们几乎相等为止(例如，直到op-amp 212使偏压电平NBias202的值稳定为止)。因而，偏压生成器200可用于确定合适的偏压电平NBias 202。也就是说，在向DQ参考信号83(例如，经修改DQ参考信号204)施加校正因子X之后，接收器206的结果(例如，OutF 208和Out 210)可以进行比较(例如，通过op-amp212)，随后进行调整以确定均衡OutF 208和Out210所需要的偏压电平NBias 202的值。因此，经稳定偏压电平NBias 202可以表示供接收器206将DQ参考信号83校正到经修改DQ参考信号204(例如，使Out 210等于OutF 208)或实施所要校正电平的合适偏压电平。

因为偏压生成器200可以在接收器206中模拟DQ接收器62的一组PVT条件并且可以在反馈回路中使用偏压电平NBias NBias，所以偏压电平NBias 202可以稳定在适合控制电流源119、189、191和193中的一个的偏压电平，偏压电平NBias 202耦合到所述电流源119、189、191和193中的一个以结合PVT条件控制其输出，并且因此控制可控制源120、194、196和198的输出。当PVT条件改变时，偏压电平NBias 202可以稳定在适合在更新后的PVT条件下控制可控制源120的不同偏压电平。此外，当输出(例如，OutF 208和Out 210)由于运算放大器(例如，op-amp 212)的限制而几乎相等时，偏压电平NBias 202的值可以稳定。因而，具有高增益的op-amp可用于减小最终输出(例如，OutF 208和Out 210)之间的错误(例如，减少差)。此外，在高增益的情况下，几乎相等的OutF 208和Out 210之间的较小的差可以乘以可适当地控制可控制源120的可检测偏压电平NBias 202的数值，使得可以在求和电路85中进行适当的电流校正。

现在转向图10，提供接收器206的更详细实施例。尽管实施例被称为接收器，但是应注意，接收器206接收在存储器装置10内部生成的数据信号，并且可用于模拟其它接收器(例如，DQ接收器62)的操作条件，包含PVT条件。在所示实施例中，模拟DQ接收器62，且更确切地说，模拟DQ接收器62的求和电路85。虽然在所示实施例中未示出，但是在一些实施例中，接收器206可另外含有放大装置，用于模拟可包含在DQ接收器62中的放大装置82。

在所示实施例中，类似于求和电路85，接收器206可以调整电路的输出210和/或208。接收器可以在第一输入236处接收DQ参考信号83，并在第二输入238处接收经修改DQ参考信号204。第一输入236和第二输入238可以启用或停用场效应晶体管242和244(例如，可以向场效应晶体管242和244供应门信号)。以此方式，场效应晶体管242和244可受DQ参考信号83和经修改DQ参考信号204控制。

耦合到一对场效应晶体管246和248的可控制源234可以在偏压电平NBias 202的控制下向输出Out 210和OutF 208施加电流。输出Out 210和OutF 208可以分别表示DQ参考信号83和经修改DQ参考信号204的修改值。因而，在一些实施例中，因为经修改DQ参考信号204大于DQ参考信号83(例如，大校正因子X mV)，所以对应于经修改DQ参考信号204的输出OutF 208可大于Out 210。因此，接收器206可以使用电阻负载232将Out 210信号上拉(例如，拉高)到更接近OutF 208的值的值。在Out 210的值大于OutF 208的值的情况下，接收器206可以使用偏压电平NBias 202将Out 210信号下拉(例如，拉低)以产生更接近OutF 208的值的值。接着可将Out 210和OutF 208的所得值馈送到op-amp 212中，如图9中所示，其中可以确定Out 210和OutF 208之间的最近差以生成所得NBias 202的值。因为NBias 202可以反馈到接收器206中，所以Out 210和OutF 208值之间的差可以不断地更新。此外，Out210和OutF 208值之间的差可以不断地指示接收器206通过偏压电平NBias 202和/或电阻负载232调整Out 210信号的方式。

有了前述想法，图11示出根据本文所描述的实施例的用于生成合适的偏压电平NBias 202以控制可控制源120而不管PVT条件如何的方法300的流程图。尽管方法300的以下描述以特定次序描述，这表示一个特定实施例，但是应注意，方法300可以任何合适的次序执行，并且可以添加或省略步骤。

在框302处，偏压生成器200可以在接收器206处接收输入信号、DQ参考信号83和经修改DQ参考信号204。如图10中所示，在一些实施例中，这些输入信号可以在接收器206中的第一输入236和第二输入238处接收。接着，在框304处，接收器206可基于输入信号(例如，DQ参考信号83和经修改DQ参考信号204)和反馈偏压电平NBias 202而生成输出Out 210和OutF 208。如先前所论述，框304可涉及分别使用电阻负载232或偏压电平NBias 202将Out210上拉或下拉。此外，将Out 210上拉或下拉及修改Out 210的值所处的电平可取决于偏压电平NBias 202，它可以控制可控制源234的电流贡献。接着，在框306(图9中所示)处，可将从接收器206输出的信号(例如，Out 210和OutF 208)馈送到op-amp 212中。在框308处，op-amp 212可根据以下方程式生成偏压电平NBias 202：

NBias＝增益*(Out-OutF)

“增益”项可表示通过所使用的op-amp 212的操作特性确定的较大数字。在一些实施例中，此计算可以与框310并行进行，在框310中，Out 210和OutF 208的值在上方的方程式中进行比较以计算偏压电平NBias 202。在框312处，如果Out 210和OutF 208大致相等(例如，给定op-amp 212的操作能力，op-amp 212已使偏压电平NBias 202稳定和/或Out210和OutF 208之间的差对于op-amp 212来说是不可区分的)，那么偏压电平NBias 202可用于控制可控制源120。通过控制经稳定偏压电平NBias 202，在框314处，可控制源120可在求和电路85中生成合适的校正。在一些实施例中，在框312处，如果Out 210和OutF 208并非大致相等，那么在框316处，op-amp 212可以调整偏压电平NBias 202的值以减小Out 210和OutF 208之间的差。在框316处调整的NBias 202接着可反馈到接收器206中。因此，在框304处，接收器206可以接收经调整偏压电平NBias 202，并且可以基于经调整偏压电平NBias202以及输入信号DQ参考信号83和经修改DQ参考信号204再生输出Out 210和OutF208，并且可以继续进行方法300，生成合适的Nbias 202来控制可控制源120。

此外，尽管偏压电平NBias 202已描述为依据框312处的比较结果而在框316处反馈到接收器206或用于控制可控制源120，但所属领域的技术人员应理解，这些动作可以同时进行。此外，不管框312处的比较结果如何，都可以进行这些偏压电平NBias 202的动作。也就是说，在图9所示的实施例中，偏压生成器200可能不含有任何在偏压电平NBias 202输出到可控制源120和/或反馈到接收器206中时对其进行门控的电路***和/或逻辑。因而，接收器206和可控制源120可以不断地接收偏压电平NBias 202，不管Out 210和OutF之间的差如何。也就是说，接收器206和可控制源120可以继续接收偏压电平NBias 202，不管偏压电平NBias 202有没有稳定。但是，在一些实施例中，op-amp 212可以在求和电路85准备好使用偏压电平NBias 202之前使偏压电平NBias 202稳定。也就是说，DQS接收器62和/或存储器装置10可包含初始化程序，所述初始化程序可包含在可以使用之前允许它们的***充分通电并校准(例如，稳定)特定值(例如，偏压电平NBias 202)的特定延迟。

在一些实施例中，每个经加权抽头86、162、164和166对输出110和112的贡献可能需要分别向可控制源120、194、196和198中的每一个施加不同偏压电平(例如，NBias 162)。因而，在图8所示的实施例中，一组不同偏压电平可以控制电流源119、189、191和193中的每一个，使得相应可控制源120、194、196和198的输出是不同的。此外，参考图1和4，数据收发器48可包含用于每个数据IO信号的DQ连接器50(例如，在DQ<15:8>和DQ<7:0>内)。因此，尽管本文中所描述的实施例可以描绘接收单个数据IO信号(例如，单独的DQ连接器50)的DFE70的单个可控制源120的偏压电平的本地生成，但是在一些实施例中，每个数据IO信号都可得益于校正。也就是说，每个数据IO信号可以连接到不同DQ连接器50。因而，DFE 70电路可以减少失真，这可涉及在每一个数据IO信号中使用由偏压生成器200生成的不同偏压电平。

因而，为了高效地生成所需偏压值以跨DFE求和器85中的不同抽头和/或跨不同数据IO信号使用，存储器装置10可包含用于全局生成偏压电平的***和方法。也就是说，作为基于经编程值和/或用户输入在运行时间针对每个数据IO信号(例如，利用单独的偏压生成器200)在本地生成不同偏压电平的替代或补充，存储器装置10可包含同时全局可用(例如，可用于装置的所有所需区域)的数个不同的经生成偏压电平以供在运行时间选择。

因此，图12示出能够同时生成多个偏压电平的多电平偏压生成器319的实施例。在一些实施例中，多电平偏压生成器319可包含耦合在一组两个或更多个偏压生成器200(例如，200和321)的输出之间的分压器320。在此类实施例中，第一偏压生成器200可以接收DQ参考信号83和经修改DQ参考信号204作为输入，而第二偏压生成器321可以接收DQ参考信号83和额外经修改DQ参考信号322作为输入。第一偏压生成器200和第二生成器321的输入可以表示由偏压生成器200处理的边界条件。也就是说，经修改DQ参考信号204可以表示添加到DQ参考信号83中的校正因子X(例如，1X)，其中校正因子X可以表示可指示偏压生成器200的DQ参考信号83和经修改DQ参考信号204之间的最小有意义(例如，以可检测到的方式影响输出)步长的非零值。此外，额外经修改DQ参考信号322可以表示添加到DQ参考信号83中的40X(例如，40*X)，其中40X可以表示对于偏压生成器200有意义(例如，影响偏压生成器200)的DQ参考信号83和额外经修改DQ参考信号322之间的最大步长。由于在第一偏压生成器200和第二偏压生成器321的输入处施加的边界条件，第一偏压生成器200的输出NBias1X 202可以表示第一偏压生成器200的操作条件的低端的输出偏压电平，而第二偏压生成器321的输出NBias40X 323可以表示第二偏压生成器321的操作条件的高端的输出偏压电平。因而，这两个输出(例如，NBias1X 202和NBias40X 323)之间可存在来自偏压生成器200的一系列可能的偏压电平输出。

尽管边界条件输入(例如，经修改DQ参考信号204和额外经修改DQ参考信号322)的以上描述利用校正因子1X和40X，但是应注意，可以使用任何合适的边界校正因子。在一些实施例中，可涵盖供存储器装置10使用的一系列偏压电平的校正因子可能是合乎需要的。因而，在一些实施例中，边界条件输入的相等值可能不是合乎需要的。此外，校正因子0毫伏可能不表示合适的校正因子，因为在DQ参考信号83和经修改DQ参考信号204之间没有差时偏压生成器200可以断开。但是，本文中所描述的实施例不应限于明确列出的实例。

在一些实施例中，分压器320可包含数个电阻元件324(例如，电阻器、电容器、电感器或其任何合适的组合)，它们可以将第一偏压电平输出NBias1X 202和第二偏压电平输出NBias40X 323划分成数个不同的偏压电平输出(例如，325-326)。也就是说，分压器320可以在第一偏压电平输出NBias1X 202和第二偏压电平输出NBias40X323之间***数个偏压电平输出。更确切地说，在一些实施例中，分压器320可以步长X将对应于每个偏压生成器200的输入值的偏压电平输出(例如，40个不同的偏压电平输出)从经修改DQ参考信号204***到额外经修改DQ参考信号322。

偏压电平输出(例如，202、323、325和326)可以从偏压生成器200(例如，200或321)直接输出或在一组电阻元件324(例如，电阻器)之间输出。因而，由电阻元件324施加的电阻可以确定每一个偏压电平输出(例如，202、323、325和326)的电平。此外，分压器320中的每一个电阻元件324的电阻贡献可以确定偏压电平输出(例如，202、323、325和326)之间的关系。例如，具有数个带合适电阻的电阻器的分压器320可以生成线性相关的偏压电平输出(例如，202、323、325和326)。

因为偏压电平输出(例如，202、323、325和326)可以控制电流源119、189、191和193，继而影响由可控制源120、194、196和198贡献给输出110和112的电流，所以在一些实施例中，连续生成的偏压电平输出(例如，325和326)之间的反平方关系可能是合乎需要的。也就是说，因为由场效应晶体管116、118、182、184、186、188、190和192供应的电流可以基于供应给电流源120、194、196和198的电压的平方函数而调整，所以偏压电平输出可以基于偏压电平输出之间的用于线性化对由场效应晶体管116、118、182、184、186、188、190和192供应的电流作出的调整的反平方函数来生成。然而，在其它实施例中，可通过选择分压器320中的合适电阻元件324来使用偏压电平输出之间的线性或任何其它合适的关系。

此外，因为分压器320是在第一偏压生成器200和第二偏压生成器321的输出之间施加的，所以输出偏压电平202、323、325和326中的每一个可得益于由偏压生成器200产生的相同PVT容限。也就是说，因为第一偏压电平输出NBias1X 202和第二偏压电平输出NBias40X 323之间的偏压电平输出通过分压器320从第一偏压电平输出NBias1X 202***到第二偏压电平输出NBias40X 323，所以它们仍然可以表示PVT容忍电压值。

在一些实施例中，一旦偏压电平输出(例如，202、323、325和326)在运行时间全局生成，合适的偏压电平就可以在本地分布到存储器装置10的各个区域，例如DQ连接器50。因此，图13示出将合适的偏压电平递送到存储器装置10的每个DQ接收器62的每个DQ连接器50的路由方案328的实施例。

在此类实施例中，存储器装置10可含有数个模式寄存器(MR)，其可含有可编程值。在一些实施例中，用户和/或存储器装置10可以实例化MR中的可编程值。可编程值接着可例如用于设置存储器装置10中所使用的信号的值。在一些实施例中，例如，第一MR可含有可设置DQ参考信号83的经编程值。因而，VRefDQ生成器329可以从第一MR接收输入信号(例如，VRefDQ MR 330)，并且可以基于输入而生成DQ参考信号83。VRefDQ生成器329可以进一步生成经修改DQ参考信号204和额外经修改DQ参考信号322，使得三个参考信号(例如，DQ参考信号83、经修改DQ参考信号204和额外经修改DQ参考信号322)可以输入到多电平偏压生成器200。也就是说，在一些实施例中，VRefDQ生成器329可以基于从可编程MR接收到的输入信号(例如，VRefDQ MR 330)向多电平偏压生成器200提供参考输入中的每一个。因而，MR的编程和重新编程可以使不同输入信号被提供给多电平偏压生成器200。

此外，参考图12所描述的，多电平偏压生成器200可以使用来自VRefDQ生成器329的输入来同时生成可用于存储器装置10的偏压电平输出。因而，多电平偏压生成器200的输出可包含数个偏压电平输出(例如，41个)。多电平偏压生成器200可以进一步输出可供VGA82、DFE求和器85等等使用的额外偏压信号。例如，在一些实施例中，多电平偏压生成器200可以输出偏压信号，例如DQ参考信号83。在其它实施例中，多电平偏压生成器200可以另外输出可分别供VGA 82和DFE求和器85使用的偏压信号VNBiasVGA和VNBiasSUM(未示出)。在此类实施例中，VGA 82和/或DFE求和器85可作用于不同于共同参考信号DQ参考信号83的参考信号(例如，分别为VNBiasVGA和VNBiasSUM)。此外，在此类实施例中，除了41个偏压电平输出之外，多电平偏压生成器200可以生成总共3个偏压电平。因此，如所示实施例示出，数个(例如，44个)偏压电平可以共同地从多电平偏压生成器200输出到信号路由块331，例如总线。

路由块331可以将信号引导到数个复用器332(mux)。在一些实施例中，路由方案可包含用于每个DQ连接器50的复用器332。此外，每个复用器332可以接收从多电平偏压生成器200输出的信号(例如，44个信号)中的每一个。因而，每个复用器332可以选择合适的偏压电平并在本地将其从多电平偏压生成器200递送到与它相关联的DQ连接器50。为了这样做，在一些实施例中，复用器332可以从MR寄存器接收DFE-MR 333输入信号作为选择信号，以确定合适的偏压电平。因此，如下文将进一步详细描述，复用器332可以从MR接收数个(例如，32个)位(例如，DFE-MR 333)，以便选择和输出相关联DQ连接器50的数个(例如，7个)合适的偏压值。

现在转向图14，提供了复用器332的更详细实施例。在一些实施例中，复用器可以在MR解码器块335处接收DFE-MR 333信号。在此类实施例中，DFE-MR 333信号可包含用于DQ接收器62中的DFE 70的每个抽头的信号(例如，对应于第一抽头的MRT1<7:0>、对应于第二抽头的MRT2<7:0>、对应于第三抽头的MRT3<7:0>和对应于第四抽头的MRT4<7:0>)。在所示实施例中，例如，MR解码器块335可以接收32位DFE-MR 333信号，其针对4抽头DFE 70中的每个抽头可包含8个数据位。MR解码器块335接着可将DFE-MR信号333解码(例如，变换)为一组选择信号336，其可包含用于DFE 70中的每个抽头的信号。

此外，复用器332可包含数个子复用器364。也就是说，在一些实施例中，复用器332的复用功能性可以划分到一组子复用器器364当中。因而，复用器332可包含用于包含在DFE70中的每个抽头的子复用器364。在一些实施例中，子复用器364中的每一个可以接收由DFE偏压生成器200生成且通过路由块331作为输入路由的数个偏压电平。子复用器364可进一步包含输入选择信号，其可以从对应于与子复用器364相同的抽头的选择信号336接收。因而，根据由DFE偏压生成器200生成的全局可用偏压电平和从DFE-MR信号333解码的选择信号336，每个子复用器364可以选择并输出对应抽头的单个合适的偏压电平。

因为DFE 70中的每个抽头的贡献可取决于由先前接收到的数据造成的失真，并且如所论述，因为先前接收到的最近数据(例如，位n-1)对接收到的数据(例如，失真位n)的失真的贡献可强于在先前时间接收到的位(例如，位n-1、n-2和n-3)，所以第一抽头的合适偏压电平范围可宽于后续抽头的范围，例如第四抽头。也就是说，相比于后续抽头，可以使用更高的偏压电平向第一抽头施加更大的校正。因而，除额外偏压值(例如，DQ参考信号83、VNBiasVGA和VNBiasSUM)之外，第一子复用器337可以接收由DFE偏压生成器生成的整个范围的偏压电平。也就是说，在所示实施例中，第一子复用器337可以接收NBias<40:0>(例如，41个输入)作为输入。在此类实施例中，要在输入之间进行选择，对应于第一抽头的选择信号336(例如，T1<5:0>)可包含合适数目的位(例如，6个)，使得唯一译码可以映射和/或用于根据输入偏压电平中选择输出偏压电平。也就是说，例如，具有6个位的选择信号336可对64个不同值进行编码，并且因此，在所示的实施例中，第一子复用器337可针对41个输入(例如，NBias<40:0>)中的每一个具有不同的6位译码，使得不同选择信号336可以与每一个输入相对应。相比之下，第二子复用器338可以接收更少的输入(例如，NBias<15:0>)，因为第二抽头的合适偏压电平范围可窄于第一抽头的合适偏压电平范围。也就是说，DFE 70向第二抽头施加的校正可少于第一抽头，因为位n-2向接收到的数据施加的失真可少于先前接收到的最近数据(例如，位n-1)。因此，在一些实施例中，第三子复用器339可以接收进一步少的输入(例如，NBias<12:0>)，且第四子复用器340可以接收最少的输入(例如，NBias<8:0>)。在此类实施例中，接收比第一子复用器337更少的输入的子复用器(例如，第二子复用器338、第三子复用器339和第四子复用器340)可以接收更小的选择信号336，因为有更少的位可以识别数目减少的输入选择方案。在所示实施例中，例如，4位选择信号336(例如，T2<3:0>)用于从可用于第二子复用器338的16个选择方案(例如，NBias<15:0>)中选择一输出。

因此，在所示实施例中，子复用器364中的每一个标记为表示子复用器364经装备以接收的输入的数目和子复用器364经装备以选择的输出的数目。例如，第一子复用器337可以接收41个输入(例如，NBias<40:0>)，并且可以选择单个输出(例如，NBiasT1)。因而，在所示实施例中，第一子复用器337标记为41:1以反映41个输入和单个输出。

因此，子复用器364(例如，337、338、339和340)中的每一个可以接收数个偏压电平作为输入(例如，分别为NBias<40:0>、NBias<15:0>、NBias<12:0>和NBias<8:0>)，并且可以基于适当大小的选择信号336(例如，分别为T1<5:0>、T2<3:0>、T3<3:0>和T4<3:0>)而选择输出偏压电平(例如，分别为NBiasT1、NBiasT2、NBiasT3和NBiasT4)。为此，复用器332可以向DQ连接器50输出由子复用器364(例如，分别为337、338、339和340)生成的输出偏压电平(例如，NBiasT1、NBiasT2、NBiasT3和NBiasT4)中的每一个，如图13中所示。复用器332可以进一步输出额外偏压电平(例如，VNBiasVGA、VNBiasSUM和DQ参考信号83)，使得在所示实施例中，DQ连接器50可以接收7个输入信号(例如，用于DFE 70中的4个抽头中的每一个的输入偏压电平及一组三个偏压电平)。

在一些实施例中，复用器332可以在电压域中操作。因而，由DFE偏压生成器200生成并输入到复用器332中的偏压电平(例如，NBias<40:0>)可以表示电压。此外，由复用器332输出的选定偏压电平(例如，NBiasT1、NBiasT2、NBiasT3、NBiasT4)可以表示电压。因而，在此类实施例中，复用器332和/或图13的路由方案的其它部分可包含解耦电容以减少生成、路由和选择偏压电平时偏压电平中的噪声。此外，解耦电容可以在路由方案上产生低电流负载，因为NBias 202电平可能没有汲取电流。在电压域中操作可以进一步允许复用器332作用于高阻抗节点。因而，复用器332可以用极少充电和/或放电时间来切换(例如，选择)输出偏压电平。因此，复用器332在偏压电平之间切换可具有极少的时间损失(例如，延迟)。

在一些实施例中，上文所描述的结合求和器电路85的抽头校正利用在求和器中产生与设定值成比例的不平衡的晶体管差分对。不平衡可例如由基于所需校正符号而只在晶体管差分对的一侧上启用的下拉晶体管产生。但是，在一些实施例中，当求和器电路85的共模信号(例如，共模电流)跨操作条件改变时，由相应的可控制源(例如，受DAC 121、195、197和199控制的电流源)设定的模拟值的影响可能不是恒定的，即，来自求和电路85的抽头响应变为非线性的。因此，在一些实施例中，以预定量(例如，以相等量度)添加和减去电流的推挽式求和器方法可用于维持一致的平均共模信号，使得抽头响应的线性程度高得多。例如，如图15中所示，推挽式求和器350(例如，推挽式求和电路)可用于实现DFE校正。推挽式求和器350包含挽式电路***376和推式电路***378，用于向求和器添加和从求和器减去电流以便维持恒定的平均共模信号。在一些实施例中，推挽式求和器350可以等量减去电流，但是它还可适用于在产生更线性的抽头响应时以不等量减去电流。

因此，图15示出可以通过使用推挽式求和器350而不是求和电路85来抵消失真的图7的DFE 70的一部分的电路图。推挽式求和器350含有挽式电路***376和推式电路***378。挽式电路***376大体上以类似于上文关于图8所描述的内容的方式操作。但是，推挽式求和器350利用挽式电路***376和推式电路***378两者以预定量(例如，以相等量度)调整电流，并且可用于维持一致平均共模信号，使得抽头响应的线性程度高得多。具有图15的推挽式求和器350的DFE 70可以通过在路径72、74、76和78上传输的数据接收n-1位、n-2位、n-3位或n-4位或其中任何组合的逻辑高或低。在此情况下，可以实施沿着路径72、74、76和78传输的数据以生成经加权抽头86、162、164和166及相反经加权抽头87、163、165、167作为场效应晶体管116、118、182、184、186、188、190、192的控制信号以及场效应晶体管352、354、356、358、360、362、364和366的控制信号，以控制从其传输到输出110、112的输出。场效应晶体管182、184、186、188、190和192是挽式电路***376的部分，而场效应晶体管352、354、356、358、360、362、364和366是推式电路***378的部分。推挽式求和器350的场效应晶体管182、184、186、188、190、192、352、354、356、358、360、362、364和366可以选择性地且可控制地激活以反映由先前校正位的各种组合表示的这十六个(例如，2⁴)不同的可能二进制状态中的一个(例如，0000、0001、0010、……1111)。

经加权抽头86、87、162、163、164、166和167值可以施加到输出110和112，借此通过可控制源120和额外可控制源194、196、198、368、370、372和374(例如，受相应偏压生成器200控制的电流源)来控制所供应的电流。可替代地，每个偏压生成器200可替换为DAC，例如图8的DAC 121、195、197和199中的任一个。输出110和112可以传输到数据锁存器，例如数据锁存器94。可控制源368和120均可向相同的经加权抽头86和87供应电流，但是这可以通过不同电路来供应(即，120向挽式电路***376供应电流，且368向推式电路***378供应电流)，借此依据DFE 70的线性响应，所供应的电流可具有相等或不相等的值。推挽式求和器350可用于以相等量度添加和减去从差分节点(例如，与挽式电路***376和推式电路***378的输出110和112的连接点)供应的电流，以便维持恒定平均共模信号。这可允许各种抽头响应具有改进的线性度。

例如，如果挽式电路***376单独操作(例如，如果推式电路***378不存在)，那么DFE 70可以像大体上关于图8所描述的那样操作。也就是说，经加权抽头86和它的相反值(例如，相反经加权抽头87)可以传输到输出110和112，以校正失真位81的失真。n-1位的逻辑高通过路径72传输。在此情况下，可以实施n-1位以生成经加权抽头86和相反经加权抽头87作为两个场效应晶体管116和118的控制信号，以便实现经加权抽头值86和87对输出110和112的贡献。例如，如果由于n-1位的校正是例如50mV，那么在挽式电路***376单独操作(例如，推式电路***378不存在)的情况下，相对于经加权抽头86和它的相反值(例如，相反经加权抽头87)施加的所有校正都来自场效应晶体管116和118的差分对。但是，通过使用挽式电路***376以及推式电路***378，如果由于n-1位的校正是例如50mV，那么挽式电路***376可用于实现从场效应晶体管116和118的差分对施加的25mV校正以及从场效应晶体管352和354的差分对施加的25mV校正。

另外，不等值实际上可以施加在挽式电路***376以及推式电路***378中。例如，可以从挽式电路***376中的场效应晶体管差分对施加25％校正，并且可以从推式电路***378中对应于挽式电路***376中的场效应晶体管差分对的场效应晶体管差分对施加75％校正，可以从挽式电路***376中的场效应晶体管差分对施加20％校正，并且可以从推式电路***378中对应于挽式电路***376中的场效应晶体管差分对的场效应晶体管差分对施加80％校正，可以从挽式电路***376中的场效应晶体管差分对施加75％校正，并且可以从推式电路***378中对应于挽式电路***376中的场效应晶体管差分对的场效应晶体管差分对施加25％校正，可以从挽式电路***376中的场效应晶体管差分对施加80％校正，并且可以从推式电路***378中对应于挽式电路***376中的场效应晶体管差分对的场效应晶体管差分对施加20％校正，或者可以视需要利用其它比率，以维持由DFE 70生成的共模信号的一致性。类似地，可以向可控制源194和370、可控制源196和372以及可控制源198和374施加电流的相等比率或不同比率值。校正位88可以基于输出110和112通过数据锁存器94来生成，并且可以在DQS信号96的上升边沿上传输到串并转换器66。串并转换器66中存储用于沿着路径72、74、76和78传输的n-1位、n-2位、n-3位和n-4位信息可以利用校正位88来更新(例如，n-4位将更新成反映n-3数据，n-3位将更新成反映n-2数据，n-2数据将更新成反映n-1数据，且n-1数据将利用最新校正位更新)以用于未来失真校正。

偏压生成器200可以供应PVT容忍输出以控制推挽式求和器350中的可控制源(例如，可控制源120、194、196、198、368、370、372和374)。此外，因为推挽式求和器可以并有挽式电路***376和推式电路***378，所以对挽式电路***376中的可控制源的控制可以与对推式电路***378中的对应可控制源的控制协调，以便设置每个可控制源的合适校正贡献。也就是说，例如，对可控制源120的控制可以与对可控制源368的控制协调，使得挽式电路***376和推式电路***378可以分别向失真位81施加合适的校正。因而，在一些实施例中，并不是偏压生成器200或例如DAC121的DAC，而是镜像输出偏压生成器400可用于生成PVT容忍输出，以适当地调整挽式电路***376和推式电路***378中的一对对应可控制源(例如，可控制源120和可控制源368)。

转向图16，镜像输出偏压生成器400可包含彼此可成镜像的一对镜像输出偏压电平(例如，偏压电平NBias 202和偏压电平PBias 404)。也就是说，在一些实施例中，偏压电平PBias 404可以表示适合使P型金属氧化物半导体场效应晶体管(PMOS)生成镜像偏压电平NBias 202可使N型金属氧化物半导体场效应晶体管(NMOS)生成的相同电流量(例如，10微安)的偏压电平。因此，镜像偏压电平(例如，偏压电平NBias 202和偏压电平PBias 404)可以分别控制推挽式求和器350的挽式电路***376和推式电路***378中的可控制源。因此，镜像输出偏压生成器400可以生成PVT容忍输出(例如，偏压电平NBias 202和偏压电平PBias 404)，它们可以使跨推挽式求和器350中的推式电路***378和挽式电路***376的一对可控制源(例如，可控制源120和可控制源368)对输出信号110和112进行合适的校正。

为了生成镜像偏压电平(例如，偏压电平NBias 202和偏压电平PBias 404)，相较于图9的偏压生成器200，镜像输出偏压生成器400可含有额外的结构和连接性。在一些实施例中，例如，镜像输出偏压生成器400的op-amp 212可以连接到电流镜406，而不是直接输出到可控制源120。电流镜406可以接收偏压电平NBias 202作为输入，并从二极管连接式场效应晶体管408输出PMOS的等效偏压电平信号(例如，PBias404)。电流镜406还可接收启用信号(例如，En 410和EnF 412)作为输入，以激活(例如，启用)电流镜406。在一些实施例中，启用信号(例如，En 410和EnF 412)可经设置以在DQ接收器62通电时使电流镜406维持处于活动状态。也就是说，当DQ接收器62内的电路接收电力时，电流镜406可以继续运行。

此外，在一些实施例中，由电流镜406生成的偏压电平PBias 404可以反馈到接收器402中。因而，除了接收DQ参考信号83和经修改DQ参考信号204作为输入之外，接收器402还可以接收两个反馈信号(例如，偏压电平NBias 202和偏压电平PBias 404)。因此，尽管接收器402可以向op-amp 212输出Out 210和OutF 208，但是接收器402可以通过不同于接收器206的方式生成其输出(例如，Out 210和OutF208)，以便除了偏压电平NBias 202反馈信号之外，还处理偏压电平PBias 404反馈信号。

现在转向图17，可示出接收器402的实施例。接收器402可包含接收器206的组件，其中额外可控制源420耦合到额外的一对场效应晶体管413和414，这一对场效应晶体管可以向输出Out 210和OutF 208施加电流以及由可控制源234和所述一对场效应晶体管246和248施加的电流。此外，接收器402的操作可与接收器206的操作类似。尽管接收器206可以根据偏压电平NBias 202的值来调制输入信号(例如，DQ参考信号83)的输出信号(例如，Out210)，但是接收器402可以根据偏压电平NBias202和偏压电平PBias 404两者来调制Out210和OutF 208两者的值。在一些实施例中，例如，因为经修改DQ参考信号204大于DQ参考信号(例如，大X mV)，所以对应于经修改DQ参考信号204的输出OutF 208可高于Out 210。在耦合到额外的一对场效应晶体管413和414的额外可控制源420包含在接收器402的结构中时，作为使用电阻负载232上拉Out 210的值的补充或替代，偏压电平PBias 404可以驱动额外可控制源420以使OutF 208的值下降(例如，降低)到更接近Out 210。在Out 210的值大于OutF 204的值的情况下，可控制源234可以下拉(例如，降低)210，以便使它的值更接近OutF204。另外或替代地，电阻负载230可以上拉(例如，提高)OutF 210，以便使它的值更接近Out210。接着，Out 210和OutF 208的所得值可馈送到op-amp212中，如图16中所示，并且Out210和OutF 208之间的最近差可用于根据在接收器206中使用的相同方法来计算所得偏压电平NBias 202的值。

因此，利用镜像输出偏压生成器400生成偏压电平NBias 202和偏压电平PBias404的成镜像偏压电平的方法可以大体上遵循可从偏压生成器200生成偏压电平NBias 202的方法300。也就是说，在图11中的方法300的所示实施例中的每一个框和/或路径(例如，302、304、306、308、310、314和316)可在将生成镜像偏压电平(例如偏压电平NBias 202和偏压电平PBias 404)的方法稍加修改的情况下执行。也就是说，并不是在框302处仅仅使用偏压电平NBias 202作为接收器206的反馈值来计算Out 210和OutF 208，而是偏压电平NBias 202和偏压电平PBias 404均可供接收器402用于计算Out 210和OutF 208。此外，在框308处生成偏压电平NBias 202之后，电流镜406可以生成它的镜像信号，即偏压电平PBias 404。基于Out 210和OutF 208的比较，偏压电平PBias 404可以反馈到接收器402和/或控制推挽式求和器350的推式电路***378中的可控制源(例如，可控制源368)，如框310和框312中所描述。偏压电平NBias 202还可反馈到接收器402和/或控制推挽式求和器350的挽式电路***376中的可控制源(例如，可控制源120)，如框314中所描述。因此，使用偏压电平NBias 202和偏压电平PBias 404作为其接收器402中的反馈，镜像输出偏压生成器400可以生成PVT容忍输出(例如，偏压电平NBias 202和偏压电平PBias 404)，从而可以使跨推挽式求和器350中的推式电路***378和挽式电路***376的一对可控制源(例如，可控制源120和可控制源368)对输出信号110和112进行合适的校正。

此外，如上文参考图12所描述，存储器装置10可以利用多个偏压电平输出。因而，可得益于(例如，利用镜像输出偏压生成器400)镜像输出偏压电平的生成的存储器装置10可以利用多个不同的镜像输出偏压电平。因此，尽管本文中所描述的实施例可以描绘接收单个数据IO信号(例如，单独的DQ连接器50)的DFE 70的推挽式求和器350的镜像偏压电平(例如，偏压电平NBias 202和偏压电平PBias 404)的本地生成，但是在一些实施例中，存储器装置10的每个数据IO信号都可得益于校正。

因而，为了高效地生成所需镜像偏压值以跨DFE求和器85中的不同抽头和/或跨不同数据IO信号使用，存储器装置10可包含用于全局生成镜像偏压电平的***和方法。也就是说，作为基于经编程值和/或用户输入在运行时间针对每个数据IO信号在本地生成不同镜像偏压电平的替代或补充，存储器装置10可包含同时全局可用(例如，可用于存储器装置10的所有所需区域)的数个不同的经生成镜像偏压电平以供在运行时间选择。

因此，图18示出能够同时生成多个镜像偏压电平的多电平镜像偏压生成器419的实施例。在一些实施例中，多电平镜像输出偏压生成器419可包含耦合在一组两个或更多个镜像输出偏压生成器(例如，400和423)的输出(例如，NBias1X 202和NBias40X 323之间的分压器320以及耦合在镜像输出偏压生成器(例如，400和423)的镜像输出(例如，PBias1X404和PBias40X 421)之间的第二分压器422。在此类实施例中，第一镜像输出偏压生成器400可以接收DQ参考信号83和经修改DQ参考信号204作为输入，而第二镜像输出偏压生成器423可以接收DQ参考信号83和额外经修改DQ参考信号322作为输入。经修改DQ参考信号204可以表示添加到DQ参考信号83中的校正因子X(例如，1X)，其中校正因子X可以表示可指示偏压生成器200的DQ参考信号83和经修改DQ参考信号204之间的最小有意义(例如，以可检测到的方式影响输出)步长的非零值。此外，额外经修改DQ参考信号322可以表示添加到DQ参考信号83中的40X(例如，40*X)，其中40X可以表示对于偏压生成器200有意义的DQ参考信号83和额外经修改DQ参考信号322之间的最大步长。因此，第一镜像输出偏压生成器400和第二镜像输出偏压生成器423的输入可以表示由镜像输出偏压生成器400(例如，分别为经修改DQ参考信号204和额外经修改DQ参考信号322)处理的边界条件。由于在第一镜像输出偏压生成器400和第二镜像输出偏压生成器423的输入处施加的边界条件，镜像偏压生成器400的输出NBias1X 202和镜像输出PBias1X 404可以表示响应于第一镜像偏压生成器400的操作条件的低端的输入的输出偏压电平，而第二偏压生成器164B的输出NBias40X 323和镜像输出PBias40X 421可以表示响应于第二镜像输出偏压生成器423的操作条件的高端的输入的输出偏压电平。因而，在NBias1X 202和NBias40X 323之间及PBias1X 404和PBias40X 421之间可分别存在来自镜像输出偏压生成器400的一系列可能的偏压电平输出和相等的镜像输出。

在一些实施例中，分压器320可包含数个电阻元件324(例如，电阻器、电容器、电感器或其任何合适的组合)，它们可以将第一偏压电平输出NBias1X 202和第二偏压电平输出NBias40X 323划分成数个不同的偏压电平输出(例如，325-326)。也就是说，分压器320可以在第一偏压电平输出NBias1X 202和第二偏压电平输出NBias40X323之间***数个偏压电平输出。更确切地说，在一些实施例中，分压器320可以步长X将对应于每个偏压生成器164的输入值的偏压电平输出(例如，40个不同的偏压电平输出)从经修改DQ参考信号204***到额外经修改DQ参考信号。此外，第二分压器422可以对镜像偏压电平输出(例如，424-425)执行与分压器320相同的功能。也就是说，第二分压器可以将第一镜像偏压电平输出PBias1X 404和第二偏压电平输出PBias40X 421***到数个不同的偏压电平输出(例如，424-425)中。

偏压电平输出(例如，202、323、325和326)和镜像偏压电平输出(例如，404、424、425和426)可以从镜像输出偏压生成器(例如，400或423)直接输出，或在一组电阻元件324(例如，电阻器)之间输出。因而，由电阻元件324施加的电阻可以确定偏压电平输出(例如，202、323、325和326)和镜像偏压电平输出(例如，404、424、425和426)中的每一个的电平。此外，分压器320和第二分压器422中的每一个电阻元件324的电阻贡献可以分别确定偏压电平输出(例如，202、323、325和326)之间以及镜像偏压电平输出(例如，404、424、425和426)之间的关系。例如，具有数个各自具有合适电阻的电阻器的分压器320可以生成线性相关的偏压电平输出。

在一些实施例中，因为偏压电平输出(例如，202、323、325和326)和镜像偏压电平输出(例如，404、424、425和426)可以控制跨推挽式求和器350的挽式电路***376的一组可控制源120、194、196和198和跨推式电路***378的一组可控制源368、370、372和374，继而影响输出110和112，所以连续生成的偏压电平输出之间和连续生成的镜像偏压电平输出之间的反平方关系可能是合乎需要的。也就是说，因为由场效应晶体管(例如，116和118)供应的电流基于供应给电流源(例如，电流源119)的电压的平方函数调整，所以偏压电平输出和镜像偏压电平输出可以分别基于偏压电平输出之间和镜像偏压电平输出之间的用于线性化对供应给输出110和112的电流作出的调整的反平方函数来生成。然而，在其它实施例中，可分别通过选择分压器320和第二分压器422中合适的电阻元件324来使用偏压电平输出之间和镜像偏压电平输出之间的线性或任何其它合适的关系。

此外，因为分压器320是在第一镜像输出偏压生成器400和第二偏压生成器423的输出之间施加的，所以输出偏压电平(例如，202、323、325和326)中的每一个可得益于由镜像输出偏压生成器400产生的相同PVT容限。也就是说，因为第一偏压电平输出NBias1X 202和第二偏压电平输出NBias40X 323之间的偏压电平输出通过分压器320从第一偏压电平输出NBias1X 202***到第二偏压电平输出NBias40X323，所以它们仍然可以表示PVT容忍电压值。因此，第二分压器422可用于向***的镜像偏压电平输出(例如，424-425)中的每一个提供直接从镜像输出偏压生成器400和423生成的镜像偏压电平输出(例如，PBias1X 404和PBias40X 421)可具有的相同PVT容限。

在一些实施例中，一旦镜像偏压电平输出在运行时间全局生成，合适的镜像偏压电平输出就可以在本地分布到存储器装置10的各个区域，例如DQ连接器50。因此，图19示出将合适的镜像偏压电平输出递送到存储器装置10的每个DQ接收器62的每个DQ连接器50的额外路由方案428的实施例。

在此类实施例中，存储器装置10可含有数个MR，其可含有可编程值。在一些实施例中，用户和/或存储器装置10可以实例化MR中的可编程值。可编程值接着可例如用于设置存储器装置10中所使用的信号的值。在一些实施例中，例如，第一MR可含有可设置DQ参考信号83的经编程值。因而，VRefDQ生成器329可以从第一MR接收输入信号(例如，VRefDQ MR330)，并且可以基于输入而生成DQ参考信号83。VRefDQ生成器329可以进一步生成经修改DQ参考信号204和额外经修改DQ参考信号322，使得三个参考信号(例如，DQ参考信号83、经修改DQ参考信号204和额外经修改DQ参考信号322)可以输入到多电平镜像电压偏压生成器400。也就是说，在一些实施例中，VRefDQ生成器329可以基于从可编程MR接收到的输入信号(例如，VRefDQ MR 330)向多电平镜像电压偏压生成器400提供参考输入中的每一个。因而，MR的编程和重新编程可以使不同输入信号被提供给多电平镜像电压偏压生成器400。

此外，如参考图18所描述，多电平镜像电压偏压生成器400可以使用来自VRefDQ生成器329的输入来同时生成可用于存储器装置10的镜像电压偏压电平输出。因而，多电平镜像电压偏压生成器400的输出可包含数个镜像电压偏压电平输出(例如，82个)。此数值可以表示由多电平镜像电压偏压生成器400输出的NBias 202和PBias 404电平的总和(例如，41个NBias 202电平和41个PBias 404电平)。多电平镜像电压偏压生成器400可以进一步输出可供VGA82、DFE求和器85等等使用的额外偏压信号。例如，在一些实施例中，多电平镜像电压偏压生成器400可以输出偏压信号，例如DQ参考信号83。在其它实施例中，多电平镜像电压偏压生成器400可以另外输出可分别供VGA 82和DFE求和器85使用的偏压信号VNBiasVGA和VNBiasSUM(未示出)。在此类实施例中，VGA 82和/或DFE求和器85可作用于不同于共同参考信号DQ参考信号83的参考信号(例如，分别为VNBiasVGA和VNBiasSUM)。此外，在此类实施例中，除了82个镜像电压偏压电平输出之外，多电平镜像电压偏压生成器400可以生成总共3个偏压电平。因此，如所示实施例示出，数个(例如，85个)偏压电平可以共同地从多电平镜像电压偏压生成器400输出到信号路由块331，例如总线。

路由块331可以将信号引导到数个复用器430(mux)。在一些实施例中，路由方案可包含用于每个DQ连接器50的复用器430。此外，每个复用器430可以接收从多电平镜像电压偏压生成器400输出的信号(例如，85个信号)中的每一个。因而，每个复用器430可以选择合适的镜像电压偏压电平并在本地将其从多电平镜像电压偏压生成器400递送到与它相关联的DQ连接器50。为了这样做，在一些实施例中，复用器430可以从MR寄存器接收DFE-MR 333输入信号作为选择信号，以确定合适的偏压电平。因此，如下文将进一步详细描述，复用器430可以从MR接收数个(例如，32个)位(例如，DFE-MR 333)，以便选择和输出相关联DQ连接器50的数个(例如，7个)合适的镜像电压偏压值。

现在转向图20，提供了复用器430的更详细实施例。在一些实施例中，复用器430可以在MR解码器块335处接收DFE-MR 333信号。在此类实施例中，DFE-MR 333信号可包含用于DQ接收器62中的DFE 70的每个抽头的信号(例如，对应于第一抽头的MRT1<7:0>、对应于第二抽头的MRT2<7:0>、对应于第三抽头的MRT3<7:0>和对应于第四抽头的MRT4<7:0>)。在所示实施例中，例如，MR解码器块335可以接收32位DFE-MR 333信号，其针对4抽头DFE 70中的每个抽头可包含8个数据位。MR解码器块335接着可将DFE-MR信号333解码(例如，变换)为一组选择信号336，其可包含用于DFE 70中的每个抽头的信号。

此外，复用器430可包含数个子复用器364。也就是说，在一些实施例中，复用器430的复用功能性可以划分到一组子复用器364当中。因为复用器430可以选择从路由块331接收到的NBias 202和PBias 404偏压值两者，所以复用器430可针对包含在DFE 70中的每个抽头包含一组两个子复用器364。此外，在一些实施例中，一组子复用器364中的每一个可以接收由多电平镜像电压偏压生成器400生成且通过路由块331作为输入路由的数个偏压电平。例如，复用器430可包含第一组子复用器337和子复用器432，它们可分别选择NBias 202值和PBias 404输出偏压电平。一组子复用器364可进一步包含输入选择信号，其可以从对应于与一组子复用器364相同的抽头的选择信号336接收。在一些实施例中，一组子复用器364中的每个子复用器364可以接收相同选择信号336作为输入。例如，子复用器337和子复用器432可以接收相同的选择信号336。因而，根据由多电平镜像电压偏压生成器400生成的全局可用镜像电压偏压电平和从DFE-MR信号333解码的选择信号336，每一组子复用器364可以选择并输出对应抽头的一组合适的镜像电压偏压电平。

因为DFE 70中的每个抽头的贡献可取决于由先前接收到的数据造成的失真，并且如所论述，因为先前接收到的最近数据(例如，位n-1)对接收到的数据(例如，失真位n)的失真的贡献可强于在先前时间接收到的位(例如，位n-1、n-2和n-3)，所以第一抽头的合适偏压电平范围可宽于后续抽头的范围，例如第四抽头。也就是说，相比于后续抽头，可以使用更高的偏压电平向第一抽头施加更大的校正。因而，除额外偏压值(例如，DQ参考信号83、VNBiasVGA和VNBiasSUM)之外，第一组子复用器(例如，337和432)可以接收由DFE偏压生成器生成的整个范围的偏压电平。也就是说，在所示实施例中，第一子复用器337可以接收NBias<40:0>(例如，41个输入)作为输入，并且子复用器432可以接收PBias<40:0>(例如，41个输入)作为输入。在此类实施例中，要在输入之间进行选择，对应于第一抽头的选择信号336(例如，T1<5:0>)可包含合适数目的位(例如，6个)，使得唯一译码可以映射和/或用于根据输入偏压电平中选择输出偏压电平。也就是说，例如，具有6个位的选择信号336可对64个不同值进行编码，并且因此，第一子复用器337可针对41个输入(例如，NBias<40:0>)中的每一个具有不同的6位译码，且子复用器432可针对与第一子复用器337的那些成镜像的41个输入(例如，PBias<40:0>)中的每一个具有相同译码。因而，在所示实施例中，不同选择信号336可以与输入和镜像输入相对应。相比之下，第二子复用器338和子复用器346B'可以接收更少的输入(例如，分别为NBias<15:0>和PBias<15:0>)，因为第二抽头的合适偏压电平范围可窄于第一抽头的合适偏压电平范围。也就是说，DFE 70向第二抽头施加的校正可少于第一抽头，因为位n-2向接收到的数据施加的失真可少于先前接收到的最近数据(例如，位n-1)。因此，在一些实施例中，第三子复用器339和子复用器434可以接收进一步少的输入(例如，NBias<12:0>)，且第四子复用器340和子复用器435可以接收最少的输入(例如，NBias<8:0>)。在此类实施例中，接收比第一子复用器337更少的输入的子复用器(例如，第二子复用器338、第三子复用器339和第四子复用器340)可以接收更小的选择信号336，因为有更少的位可以识别数目减少的输入选择方案。在所示实施例中，例如，4位选择信号336(例如，T2<3:0>)用于从可用于第二子复用器338的16个选择方案(例如，NBias<15:0>)中选择一输出。

因此，子复用器364(例如，337、338、339和340)中的每一个可以接收数个偏压电平作为输入(例如，分别为NBias<40:0>、NBias<15:0>、NBias<12:0>和NBias<8:0>)，并且可以基于适当大小的选择信号336(例如，分别为T1<5:0>、T2<3:0>、T3<3:0>和T4<3:0>)而选择输出偏压电平(例如，分别为NBiasT1、NBiasT2、NBiasT3和NBiasT4)。为此，复用器356可以向DQ连接器50输出由子复用器364(例如，分别为337、338、339和340)生成的输出偏压电平(例如，NBiasT1、NBiasT2、NBiasT3和NBiasT4)中的每一个，如图19中所示。复用器356可以进一步输出额外偏压电平(例如，VNBiasVGA、VNBiasSUM和DQ参考信号83)，使得在所示实施例中，DQ连接器50可以接收7个输入信号(例如，用于DFE 70中的4个抽头中的每一个的输入偏压电平及一组三个偏压电平)。

在一些实施例中，复用器356可以在电压域中操作。因而，由DFE偏压生成器200生成并输入到复用器356中的偏压电平(例如，NBias<40:0>)可以表示电压。此外，由复用器356输出的选定偏压电平(例如，NBiasT1、NBiasT2、NBiasT3、NBiasT4)可以表示电压。因而，在此类实施例中，复用器356和/或图19的路由方案的其它部分可包含解耦电容以减少生成、路由和选择偏压电平时偏压电平中的噪声。此外，解耦电容可以在路由方案上产生低电流负载，因为NBias 202电平可能没有汲取电流。在电压域中操作可以进一步允许复用器356作用于高阻抗节点。因而，复用器356可以用极少充电和/或放电时间来切换(例如，选择)输出偏压电平。因此，复用器356在偏压电平之间切换可具有极少的时间损失(例如，延迟)。

现在转向图21，示出了可以增加失真校正的处理速度的电路的实例。失真校正电路450能够在四位失真校正电平下处理四个数据位，且包含四个失真校正电路452、454、456和458，它们类似于图7中描述的失真校正电路160，但是修改了复制之间的输入，且没有放大装置82(但是类似电路实际上可以包含放大装置82)。此外，求和器85、460、462和464可以像图15中描述的那样操作。所述四个失真电路452、454、456和458被称为第一电路452、第二电路454、第三电路456和第四电路458。可以遵循滚动接收到的失真位81的方法。因而，失真位81可以由第一电路452接收，第二失真位466可以由第二电路454接收，第三失真位468可以由第三电路456接收，第四失真位470可以由第四电路458接收，且一旦失真校正的第一次迭代完成，第五失真位就可以滚回以由第一电路接收。

在一些实施例中，第一位流可以在t＝0传输到信道84。时间上先传输n-1位到传输失真位81(例如，“n位”)之间可能没有经过足够的时间来计算n-1位对失真位81的失真贡献。如果发生这一情况，那么一种解决方案可以是等待n-1位信息完成到串并转换器66的传输，因此它可用于失真计算。但是，可替代地施加另一技术。

在时间t＝1(在时间t＝0之后)，失真位81可能已由信道84接收，并且其上的DFE计算可能在第二失真位n+1由信道84接收时已开始，使得可经过足够的时间，以允许n-1位对于串并转换器66来说是已知的(例如，存储在其中)，但是n-1校正位可能尚未施加以辅助失真位81的值的校正确定。在第三时间t＝2(在时间t＝1之后)，第三失真位n+2可在信道84处接收，但是，可能没有经过足够的时间使得失真位81变成校正位88并在串并转换器66中接收作为校正第二失真位280的失真的信息。因此，如同在t＝0接收到的失真位81，失真计算必须一直等到校正位88在串并转换器66中接收到并传输用于第二失真位n+1的失真校正为止。可能存在比等待失真位81、n+1和n+2等等校正更具有时间效率的解决方案，而不用在等待时间内执行任何额外的过程。

实际上，可能需要在DQ接收器62处补偿有限传输带宽。解决方案可以是添加均衡器的复制品以实现失真校正值的快速计算。在一些实施例中，为了增加DQ接收器62处的带宽，可以利用复制均衡器(例如，利用推挽式求和器350而不是求和电路85的DFE 70中的至少两个)。在图21中示出实施复制均衡器的一个实施例，其中失真校正电路450利用DFE452、DFE 454、DFE 456和DFE 458(例如，作为可实现失真校正值的快速计算的均衡器，每个失真校正值用推挽式求和器350而不是图7的求和电路85来操作)。尽管示出四个均衡器的复制来补偿传输带宽限制，但是应了解，可以类似于本文中关于图21中所示的四个均衡器所描述的方式的方式实施两个、三个、五个或更多个均衡器。

如所示出，失真校正电路450能够分别通过DFE 452、DFE 454、DFE 456和DFE458在四位失真校正电平下处理四个数据位，这些DFE类似于图7中描述的DFE 70，其中分别使用推挽式求和器350、460、462和464，而不是求和电路85，如上文关于图15所描述。以此方式，图17的求和器电路350、460、462和464可以上文关于图15的推挽式求和电路所描述的方式操作。

为了补偿有限的传输带宽，可以遵循在DFE 452、DFE 454、DFE 456和DFE 458之间滚动接收到的位流的失真位的方法，作为缓解由有限传输带宽产生的失真位的备份的方法。通过这种方式，当在失真校正的第一次迭代中在DFE 452中处理接收到的位流的失真位81，可以在DFE 454中接收第二失真位466以开始失真校正的第二次迭代。这允许失真校正的第二次迭代在失真校正的第一次迭代完成时进行。同样地，当在失真校正的第二次迭代中在DFE 454中处理接收到的位流的第二失真位466(这可与在失真校正的第一次迭代中在DFE 452中处理第一失真位81一致)，可以在DFE456中接收第三失真位468以开始失真校正的第三次迭代。类似地，当在失真校正的第三次迭代中在DFE 456中处理接收到的位流的第三失真位468(这可与在失真校正的第二次迭代中在DFE 454中处理第二失真位466一致，或者可与在失真校正的第二次迭代中在DFE 454中处理第二失真位466且在失真校正的第一次迭代中在DFE452中处理失真位81一致)，可以在DFE 458中接收第四失真位470以开始失真校正的第四次迭代。

在一些实施例中，失真校正的第一次迭代可以在通过信道84接收第五失真位之前完成，从而允许第五失真位滚回到DFE 452以用于第五失真校正。同样地，失真校正的第二次迭代可以在通过信道84接收第六失真位之前完成，从而允许第六失真位滚回到DFE 454以用于第六失真校正，依此类推。以此方式，DFE 452、DFE 454、DFE 456和DFE 458可以结合滚动DFE校正技术来利用。也就是说，从信道84接收到的位流的失真位81可以由DFE 452接收，位流的第二失真位466可以由DFE 454接收，位流的第三失真位468可以由DFE 456接收，位流的第四失真位470可以由DFE 458接收，且一旦失真校正的第一次迭代完成，第五失真位就可以滚回以由DFE452接收。

进一步说，DFE 452可以接收失真位81和电压校正信号83(例如，尚未或已经通过放大器82放大)，并且可以使用上文关于具有推挽式求和器350的图7的失真校正电路160使用(例如，从n-1位、n-2位、n-3位和n-4位输入)沿着路径72、74、76和78传输的先前位或经加权抽头数据来计算通过推挽式求和器350施加的值所描述的方法处理失真位81。重要的是注意，只要在失真校正期间观察到适当的先前位次序(例如，n-1位为最高有效位，n-4位为最低有效位)，先前位就可以存储用于按任何次序沿着路径72、74、76和78传输。一旦生成，数据锁存器472的校正位88就可以在DQS信号96的上升边沿上传输到串并转换器66，以更新例如串并转换器66的n-1位位置。

另外，如所示出，用于DFE 454的校正位88的最后决策的输入可不同于DFE 452的输入。DFE 454可以接收第二失真位466，并且可以在接收到失真位81之后(例如，在失真位81的失真在DFE 452中校正时)处理它。上文关于具有推挽式求和器350的失真校正电路160使用(例如，从n-1位、n-2位、n-3位和n-4位输入)沿着路径72、74、76和78传输的先前位或经加权抽头数据来计算通过推挽式求和器350施加的值所描述的方法可用于处理第二失真位466。但是，如所示出，考虑到通过DFE 452校正为校正位88的失真位81变成DFE 454的n-1位值，沿着路径72、74、76和78传输的先前位或经加权抽头数据可相对于DFE 452的输入移位。一旦生成，数据锁存器474的校正位88就可以在DQS信号96的上升边沿上传输到串并转换器66，以更新例如串并转换器66的n-1位位置(例如，将校正位88从DFE 452移动到n-2位位置)。

同样地，用于DFE 456的校正位88的最后决策的输入可不同于DFE 452和DFE454的输入。DFE 456可以接收第三失真位468，并且可以在接收到失真位81和466之后(例如，在失真位81和466的失真分别在DFE 452和DFE 454中校正时)处理它。上文关于具有推挽式求和器350的失真校正电路160使用(例如，从n-1位、n-2位、n-3位和n-4位输入)沿着路径72、74、76和78传输的先前位或经加权抽头数据来计算通过推挽式求和器350施加的值所描述的方法可用于处理第三失真位468。但是，如所示出，考虑到通过DFE 452和DFE 454校正为相应校正位88的失真位81和466变成DFE 456的n-2位值和n-1位值，沿着路径72、74、76和78传输的先前位或经加权抽头数据可相对于DFE 452和DFE 454的输入移位。一旦生成，数据锁存器476的校正位88就可以在DQS信号96的上升边沿上传输到串并转换器66，以更新例如串并转换器66的n-1位位置(例如，将校正位88从DFE 452移动到n-3位位置并将校正位88从DFE454移动到n-2位位置)。

类似地，用于DFE 238的校正位88的最后决策的输入可不同于DFE 232、DFE 234和DFE 236的输入。DFE 238可以接收第四失真位250，并且可以在接收到失真位81、246和248之后(例如，在失真位81、246和248的失真分别在DFE 452、454和456中校正时)处理它。上文关于具有推挽式求和器350的失真校正电路160使用(例如，从n-1位、n-2位、n-3位和n-4位输入)沿着路径72、74、76和78传输的先前位或经加权抽头数据来计算通过推挽式求和器350施加的值所描述的方法可用于处理第四失真位470。但是，如所示出，考虑到通过DFE452、454和456校正为相应校正位88的失真位81、466和468变成DFE 458的n-3位值、n-2位值和n-1位值，沿着路径72、74、76和78传输的先前位或经加权抽头数据可相对于DFE 452、454和456的输入移位。一旦生成，数据锁存器478的校正位88就可以在DQS信号96的上升边沿上传输到串并转换器66，以更新例如串并转换器66的n-1位位置(例如，将校正位88从DFE 452移动到n-4位位置，将校正位88从DFE 454移动到n-3位位置并将校正位88从DFE 456移动到n-2位位置)。

来自DFE 452、454、456和458的数据锁存器472、474、476和478的输出88可以在校正位88的每个最后决策结束时发送到串并转换器66。如上文所提到，在串并转换器66中，n-1位、n-2位、n-3位和n-4位可用于根据校正位88数据而更新存储在串并转换器66中用于沿着路径72-78传输的数据(例如，接收到作为新校正位88移位的来自DFE 452、454、456和458中的每一个的校正位88)。可注意到，DFE校正的这一滚动方法可实现所接收位流的更大处理量，同时仍然可以进行位流的所接收位的失真校正。虽然本公开可易于进行各种形式的修改和替代，但是特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不意图限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。

本文中呈现且要求保护的技术经参考且应用于具有实践性质的实质对象及具体实例，所述实质对象及具体实例以可论证方式改进本技术领域，且因此不是抽象的、无形的或纯理论的。此外，如果附于本说明书的任何权利要求含有指定为“用于[执行]……[功能]的构件”或“用于[执行]……[功能]的步骤”的一或多个要素，则希望此类要素依据35U.S.C.112(f)来解释。然而，对于含有以任何其它方式指定的要素的任何权利要求，希望不要根据35U.S.C.112(f)解释这类要素。

Claims

1.一种存储器装置，其包括：

电压生成器，其中所述电压生成器配置成生成参考信号；

多电平偏压生成器，其耦合到所述电压生成器，其中所述多电平偏压生成器包括：

第一输入，其中所述第一输入配置成接收所述参考信号；以及

多个输出，其中所述多个输出中的每个输出配置成传输由所述多电平偏压生成器生成的多个偏压电平信号中的相应偏压电平信号，其中所述多电平偏压生成器配置成至少部分地基于所述参考信号而生成所述多个偏压电平信号；

多个复用器，其中所述多个复用器中的每个复用器包括配置成接收选择信号的第二输入，其中所述多个复用器中的每个复用器配置成接收所述多个偏压电平信号，并至少部分地基于所述选择信号而选择所述多个偏压电平信号中的偏压电平信号子集；以及

决策反馈均衡器的调整电路，其配置成从所述多个复用器中的一个复用器接收偏压电平信号的相应选定子集，并利用所述偏压电平信号的相应选定子集补偿由位流中先前接收到的位造成的位的符号间干扰。

2.根据权利要求1所述的存储器装置，其中所述电压生成器包括：

第三输入，其中所述第三输入配置成接收第二选择信号；以及

电压生成器输出，其中所述电压生成器输出配置成传输所述参考信号，其中所述电压生成器配置成至少部分地基于所述第二选择信号而生成所述参考信号。

3.根据权利要求2所述的存储器装置，其包括寄存器，其中所述寄存器以操作方式耦合到所述第三输入，其中所述寄存器配置成将所述第二选择信号的指示存储为可编程值。

4.根据权利要求1所述的存储器装置，其中所述电压生成器配置成将所述参考信号生成为具有用于确定接收到的位是对应于逻辑低值还是对应于逻辑高值的阈值。

5.根据权利要求1所述的存储器装置，其中所述电压生成器配置成生成：

第一经修改参考信号，其包括所述参考信号的第一修改版本；以及

第二经修改参考信号，其包括所述参考信号的第二修改版本。

6.根据权利要求5所述的存储器装置，其中所述参考信号的所述第一修改版本包括与所述参考信号的所要校正电平相关的第一校正因子，且所述参考信号的所述第二修改版本包括与所述参考信号的第二所要校正电平相关的第二校正因子。

7.根据权利要求6所述的存储器装置，其中所述第一校正因子包括可由所述多电平偏压生成器检测的所述参考信号和所述第一经修改参考信号之间的最小差，其中所述多电平偏压生成器包括配置成接收所述第一经修改参考信号的第三输入。

8.根据权利要求7所述的存储器装置，其中所述第二校正因子包括可由所述多电平偏压生成器检测的所述参考信号和所述第二经修改参考信号之间的最大差，其中所述多电平偏压生成器包括配置成接收所述第二经修改参考信号的第四输入。

9.根据权利要求1所述的存储器装置，其中所述多个复用器中的每个复用器包括解码器，其中每个解码器配置成至少部分地基于所述选择信号而生成第二选择信号，其中所述多个复用器中的每个复用器配置成至少部分地基于所述第二选择信号而选择所述多个偏压电平信号中的第二偏压电平信号子集。

10.根据权利要求1所述的存储器装置，其中所述多电平偏压生成器配置成在耦合到所述决策反馈均衡器的存储器装置的运行时间生成所述多个偏压电平信号。

11.根据权利要求1所述的存储器装置，其包括寄存器，其中所述寄存器以操作方式耦合到所述第二输入，且所述寄存器配置成存储所述选择信号，其中所述选择信号包括可编程值。

12.根据权利要求1所述的存储器装置，其中所述多电平偏压生成器配置成响应于影响所述决策反馈均衡器的操作条件的变化而调整所述多个偏压电平信号。

13.根据权利要求12所述的存储器装置，其中所述操作条件包括影响所述决策反馈均衡器的操作的过程、电压或温度变化。

14.一种用于操作存储器装置的方法，其包括：

至少部分地基于可编程信号而生成参考信号；

基于所述参考信号和校正因子而生成经修改参考信号；

至少部分地基于所述参考信号而生成多个偏压电平信号；

将所述多个偏压电平信号路由到复用器；

使用所述复用器，选择包括所述多个偏压电平信号的至少两个偏压电平信号的偏压电平信号的子集以输出到决策反馈均衡器的调整电路，所述调整电路配置成接收所述偏压电平信号的子集以补偿由位流中先前接收到的位造成的位的符号间干扰。

15.根据权利要求14所述的方法，其中所述校正因子与失真移除电平相关。

16.根据权利要求14所述的方法，其包括至少部分地基于所述经修改参考信号以及所述参考信号而生成所述多个偏压电平信号。

17.根据权利要求14所述的方法，其中至少部分地基于由所述复用器接收的选择信号而选择所述多个偏压电平的所述子集。

18.根据权利要求14所述的方法，其中所述多个偏压电平信号包括具有第一绝对值的第一偏压电平，其中所述多个偏压电平信号包括具有所述第一绝对值的第二偏压电平。

19.一种存储器装置，其包括：

选择电路，其配置成生成多个偏压电平；

路由电路***，其耦合到所述选择电路且配置成从所述选择电路接收所述多个偏压电平；

复用器，其耦合到所述路由电路***且配置成从所述路由电路***接收所述多个偏压电平，其中所述复用器配置成至少部分地基于在所述复用器的第一输入处接收到的可编程值而选择所述多个偏压电平中的一个偏压电平；

组合电路，其耦合到所述复用器且配置成从所述复用器接收所述偏压电平，其中所述组合电路配置成基于所述偏压电平而生成失真校正因子，以生成抵消来自数据流的对接收到的失真位的符号间干扰的校正信号；以及

锁存元件，其耦合到所述组合电路，且配置成接收所述校正信号并锁存对应于所述接收到的失真位的经确定值的校正位值。

20.根据权利要求19所述的存储器装置，其中所述选择电路包括接收器、放大器和反馈回路，所述反馈回路配置成将所述放大器的输出耦合到所述接收器的输入，以响应于影响决策反馈均衡器的操作条件的变化而调整所述多个偏压电平，所述决策反馈均衡器包括所述组合电路和所述锁存元件。